特許
J-GLOBAL ID：200903012696792554
半導体試験装置用不良解析装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平6-079525
公開番号（公開出願番号）：特開平7-260890
出願日： 1994年03月25日
公開日（公表日）： 1995年10月13日
要約：
【要約】【目的】 半導体試験装置の不良解析装置において、複数の被測定デバイスを同時に測定する場合に、不良解析装置が被測定デバイス数分用意されていなくても、各被測定デバイスの初期不良状態を1回のパターン発生で格納することが可能な、半導体試験装置用不良解析装置を提供する。【構成】 各被測定デバイスのフェイル信号FORnの後段に、フェイル数を計数する計数手段を設ける。そして、当該計数手段の出力によりフェイル信号の通過を禁止するゲート手段を設ける。そして、当該各ゲート手段の出力を論理和するオアゲート手段を設ける。そして、このトータルフェイル信号をDFMコント部に与えて、フェイル・メモリを制御する。このように、半導体試験装置用不良解析装置を構成する。
請求項（抜粋）：
複数の被測定デバイスを同時に測定する半導体試験装置の不良解析装置において、各被測定デバイスのフェイル信号FORnを入力とする、フェイル数を計数する計数手段(151、152、153、154)を設け、当該計数手段の出力によりフェイル信号の通過を禁止するゲート手段(161、162、163、164)を設け、当該各ゲート手段の出力を論理和するオアゲート手段(45)を設け、以上を具備したことを特徴とする、半導体試験装置用不良解析装置。
IPC (2件)：
引用特許：
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