特許

J-GLOBAL ID：200903012711824891

出力回路

発明者： 清水 治夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-023937
公開番号（公開出願番号）：特開平5-227011
出願日： 1992年02月10日
公開日（公表日）： 1993年09月03日
要約：

【要約】【目的】出力トランジスタのオフ状態を完全なカットオフ状態の一歩手前に留め置くことができ、外部ノイズに対する耐性向上を図ることを目的とする。【構成】DCFL構成の前段回路の出力をエンハンスメントモードFETを用いた出力トランジスタのゲートに加え、該出力トランジスタのソースを出力配線を介して負荷に接続する出力回路において、第1のエンハンスメントモードFETのゲートとドレインを前記前段回路の出力に接続するとともに、該第1のエンハンスメントモードFETのソースを第2のエンハンスメントモードFETのドレインに接続し、且つ、第2のエンハンスメントモードFETのゲートとソースを、前記前段回路に含まれるスイッチング用エンハンスメントモードFETのゲートとソースにそれぞれ接続したことを特徴とする。

請求項（抜粋）：

DCFL構成の前段回路の出力をエンハンスメントモードFETを用いた出力トランジスタのゲートに加え、該出力トランジスタのソースを出力配線を介して負荷に接続する出力回路において、第1のエンハンスメントモードFETのゲートとドレインを前記前段回路の出力に接続するとともに、該第1のエンハンスメントモードFETのソースを第2のエンハンスメントモードFETのドレインに接続し、且つ、第2のエンハンスメントモードFETのゲートとソースを、前記前段回路に含まれるスイッチング用エンハンスメントモードFETのゲートとソースにそれぞれ接続したことを特徴とする出力回路。

IPC (4件)：

H03K 19/0952 ,  H01L 27/06 ,  H03K 17/16 ,  H03K 19/003

FI (3件)：

H03K 19/094 S ,  H01L 27/06 F ,  H03K 19/094 U

引用特許：

審査官引用 (2件)

• 特開平3-140587
  
• 特開平3-180647