電界効果トランジスタ

発明者： ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-153175
公開番号（公開出願番号）：特開平9-008061
出願日： 1995年06月20日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】リセス構造を有するFETのドレイン電流-ドレイン電圧特性のkinkの影響によるFET信号の歪の発生を防止する。【構成】半絶縁性基板1上に活性層2を形成し、活性層2にリセス部10を形成し、リセス部10及び周辺部の上にゲート電極7を形成する。リセス部10の底部下方の活性層2の厚みT1 は、この領域の一部で上下方向に連続する空乏化領域を形成するためのゲート電圧が動作電圧以下になるよう規定する。リセス部10周辺の活性層2の厚みT2 は、リセス部10周辺の活性層2の一部で上下方向に連続する空乏化領域を形成するためのゲート電圧が動作電圧以上となるよう規定する。リセス部10周辺のショットキー接合の影響による飽和特性上のkinkが動作電圧内に生じないようにして、低歪な信号の増幅を行う。活性層を含む多層膜からなる半導体層にリセス部を設けたFETにも適用しうる。

請求項（抜粋）：

半絶縁性基板と、上記半絶縁性基板上に一定の厚みで形成されチャネル領域として機能可能な少なくとも1つの活性層を含む半導体層と、上記半導体層の一部が上記活性層の少なくとも一部を残す深さまで掘り込まれてなる凹部と、上記凹部及び凹部両側の周辺部に亘る半導体層の上に形成され半導体層との間でショットキー接合部を形成する導電性物質からなるゲート電極と、上記ゲート電極の両側の半導体層上に設けられたソース電極及びドレイン電極とを備え、上記ドレイン電極に印加される所定の動作電圧に応じて動作するように構成された電界効果トランジスタであって、上記凹部の底部の下方における上記半導体層の厚みは、凹部の底部下方の活性層の一部で上下方向に連続する空乏化領域を形成するときに必要な上記ゲート電極の第1の電圧が上記動作電圧以下になるように規定され、少なくとも上記凹部の周辺部における上記半導体層の厚みは、上記凹部の周辺部の活性層の一部で上下方向に連続する空乏化領域を形成するために必要な上記ゲート電極の第2の電圧が上記動作電圧以上となるように規定されていることを特徴とする電界効果トランジスタ。

IPC (3件)：

H01L 21/338 , H01L 29/812 , H01L 29/41

FI (2件)：

H01L 29/80 F , H01L 29/44 C

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