特許
J-GLOBAL ID：200903012798255120
メモリの制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-206289
公開番号（公開出願番号）：特開平7-056816
出願日： 1993年08月20日
公開日（公表日）： 1995年03月03日
要約：
【要約】【目的】 同一アドレス内にあるデータの異なるビットでエラーが起こっても外部からは正常なアクセスが可能なメモリの制御装置をハードウェア構成を大きくすることなく実現する。【構成】 メモリに対して読み出しを行ったときに、読み出しを行ったアドレスで1ビットエラーが検出されると、このアドレスのエラーフラグをセットし、データ部にアドレスポインタに示されたアドレスを書き込み、このアドレスに正しいデータを書き込み、アドレスポインタの値を増加させる。読み出しを行ったアドレスにエラーフラグがセットされていれば、このアドレスのデータ部から読みとったアドレスを参照して、このアドレスをアクセスして正しいデータを読みとり出力する。
請求項（抜粋）：
メモリから読み出したデータにエラーチェックを行い、エラーが発生しているときはデータを訂正するメモリの制御装置において、データそのものを記憶するデータ部と、データの1ビットエラーの検出用データ及びデータの1ビットエラーの訂正用データを記憶するECCデータ部と、過去における1ビットエラーの有無を示すエラーフラグを記憶するエラーフラグ部と、1ビットエラーが発生したデータを訂正したデータを格納する代替領域とからなるメモリと、このメモリのデータ部及びECCデータ部から読み出した内容をもとに、1ビットエラーを検出したときは、データを訂正するエラー検出訂正回路と、訂正したデータの格納先のアドレスを示し、このアドレスは前記代替領域内のアドレスであるアドレスポインタと、前記エラー検出訂正回路が1ビットエラーを検出したときに、前記メモリのエラーフラグ部にエラーフラグをセットし、データ部に前記アドレスポインタが示すアドレスを書き込み、このアドレスにアクセスして訂正したデータを書き込み、アドレスポインタの値を増加させるエラー処理回路と、前記メモリからデータを読み出すときにエラーフラグ部にエラーフラグがセットされていれば、データ部に書き込まれたアドレスにアクセスし、このアドレスに格納されたデータを正しいデータとして出力するエラーアドレス処理回路と、を具備したことを特徴とするメモリの制御装置。
IPC (3件)：
G06F 12/16 320
, G06F 12/16 310
, G06F 11/16 310
