特許
J-GLOBAL ID：200903012846251530
パケットスイッチ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-208660
公開番号（公開出願番号）：特開平6-062056
出願日： 1992年08月05日
公開日（公表日）： 1994年03月04日
要約：
【要約】【目的】サブスイッチの組み合わせにより、小容量から大容量まで柔軟な構成のパケットスイッチを実現し、フレキシブルなネットワークを構築できる。【構成】m/2個のSUB-SW132〜133と1個のSWC131を組み合わせて、SWC131内のn/2個のAF119〜はn/2個のパケットのアドレス情報に基づき出力回線を判定する。2個ずつのFIFO123,124とFIFO125,126内のパケットの読出し制御をそれぞれAF119とAF121で行うことにより、n/2入力・n/2出力構成のパケットスイッチを実現する。
請求項（抜粋）：
n本(n≧2)の入力回線と出力回線とを有し前記入力回線から入力するパケットをアドレス情報に基づいて該当の前記出力回線に出力するパケットスイッチであって、前記各入力回線から入力した前記パケットを直列並列変換してmビットに分割しこの分割された前記mビットのうち少なくとも1つのビットのパケットを前記入力回線に対応する入力ポートに入力するサブスイッチと、前記n本の前記入力回線からのパケットにそれぞれ対応する複数のアドレス情報を入力するスイッチ制御部とを備え、前記スイッチ制御部は入力された前記アドレス情報から対応する各パケットをどの出線へ出力するかを判定して各パケット毎にこの出線の識別情報を前記サブスイッチに通知する判定回路を有し、前記サブスイッチは前記n本の入力回線から入力されたn個の前記パケットを時分割多重しこの時分割多重されたパケットを前記スイッチ制御部から通知された前記出線の識別情報に基づいて前記n本の出力回線のいずれかに対応して一時蓄積するFIFOメモリ回路を有し、前記各FIFOメモリ回路内のmビットに分割されたパケットを並列直列変換して前記各出力回線に出力することを特徴とするパケットスイッチ。
IPC (3件)：
H04L 12/56
, H04Q 3/52 101
, H04Q 11/04
H04L 11/20 102 Z
, H04Q 11/04 F
