特許
J-GLOBAL ID：200903012902101229
半導体記憶装置、及びデータ処理装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平6-049789
公開番号（公開出願番号）：特開平7-235199
出願日： 1994年02月22日
公開日（公表日）： 1995年09月05日
要約：
【要約】【目的】 本発明の目的は、シンクロナスDRAMの動作の高速化を図ることにある。【構成】 カラムアドレスカウンタ316内のインクリメンタの出力論理をマルチプレクサ101に伝達することにより、カラムアドレスカウンタ316の正規の出力端子から得るよりも早いタイミングで、カラムアドレスを冗長比較回路102に供給する。それにより、冗長選択のマージンの拡大を図り、クロック周波数の上昇を許容し、シンクロナスDRAMの動作の高速化を図る。
請求項（抜粋）：
アドレスバッファを介して入力されたアドレスをクロックに同期して保持するためのラッチ回路を含む半導体記憶装置において、上記アドレスバッファの出力値が確定されて、それが上記ラッチ回路に保持されるまでのセットアップ期間に、上記アドレスバッファの出力アドレスと冗長救済のために予め設定された冗長アドレスとを比較するための冗長比較回路を含むことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 29/00 301
, G11C 11/413
, G11C 11/401
G11C 11/34 341 C
, G11C 11/34 371 D
