特許

J-GLOBAL ID：200903012910657937

半導体装置の製造方法

発明者： 日高 秀人 ,  鶴田 孝弘 ,  須磨 克博
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-301899
公開番号（公開出願番号）：特開平7-153966
出願日： 1993年12月01日
公開日（公表日）： 1995年06月16日
要約：

【要約】【目的】 製造工程においてSOI層の削れ量を抑制することを可能とする半導体装置の製造方法を提供する。【構成】 ゲート電極層60の上方のポリシリコン層80をエッチングする場合、その下方には、ゲート電極層60が残されており、そのポリシリコン層80およびゲート電極層60のエッチングは、ポリシリコン層および層間絶縁層71をエッチングする工程と、ゲート電極層60およびゲート酸化膜5をエッチングする工程との2段階で行なわれる。このため、製造工程おいてSOI層3の削れ量を抑制することができる。

請求項（抜粋）：

半導体基板の主表面上に第1の絶縁層を介在して第1導電型の半導体層を形成する工程と、前記半導体層の表面上にゲート絶縁層を介在してゲート電極層を形成する工程と、前記ゲート電極層およびゲート絶縁層をエッチングして前記半導体層の第1の一部表面を露出させる工程と、前記第1の一部表面下の半導体層内に第2導電型の第1の不純物領域を形成する工程と、前記ゲート電極層を覆い、かつ前記第1の一部表面に達する第1のコンタクトホールを有する第2の絶縁層を形成する工程と、前記第2の絶縁層の表面を覆い、かつ前記第1のコンタクトホールを介して前記第1の一部表面に接続された第1の導電層を形成する工程と、前記第1の導電層および前記第2の絶縁層をエッチングして前記ゲート電極層の表面の一部を露出させる工程と、前記ゲート電極層および前記ゲート絶縁層をエッチングして前記半導体層の第2の一部表面を露出させる工程と、前記ゲート電極層および前記第1の導電層を覆い、かつ前記第2の一部表面に達する第2のコンタクトホールを有する第3の絶縁層を形成する工程と、前記第3の絶縁層の表面を覆い、かつ前記第2のコンタクトホールを介して前記第2の一部表面に接続された第2の導電層を形成する工程と、前記第2の一部表面下の半導体層内に第2導電型の第2の不純物領域を形成する工程とを備えた、半導体装置の製造方法。

IPC (5件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/84 ,  H01L 21/8242 ,  H01L 27/108

FI (4件)：

H01L 29/78 311 Y ,  H01L 21/84 ,  H01L 27/10 325 G ,  H01L 29/78 311 C