特許
J-GLOBAL ID：200903012939426675
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-168308
公開番号（公開出願番号）：特開平11-017139
出願日： 1997年06月25日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 DRAMを有する半導体集積回路装置において、メモリセルのリフレッシュ特性を向上させる。【解決手段】 DRAMを有する半導体集積回路装置において、メモリセル選択MISFETQsが形成される活性領域L1 とワード線WLとの相対的な位置ずれが生じても、その活性領域L1 の端部と、隣接ワード線WLa,WLb の端部とが重ならないように活性領域L1 を配置した。
請求項（抜粋）：
メモリセル選択用MISFETとこれに直列に接続された情報蓄積用容量素子とで構成されるDRAMを有する半導体集積回路装置であって、前記メモリセル選択用MISFETが形成される活性領域は、その活性領域と隣接ワード線との相対的位置がずれたとしても、その活性領域の端部が隣接ワード線に重ならないようにして半導体基板上に配置されていることを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 D
, H01L 27/10 671 Z
, H01L 27/10 681 F
