特許

J-GLOBAL ID：200903012985497153

はんだ材塗布方法、マルチチップモジュールの製造方法およびマルチチップモジュール

発明者： 寺田 慎治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-147787
公開番号（公開出願番号）：特開2000-340936
出願日： 1999年05月27日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 半導体基板に連続して半導体チップを正確に搭載する際に、それぞれの半導体チップに対して、均一な厚さで適量のはんだを塗布するはんだ塗布方法。【解決手段】 実装用基板1へのはんだ塗布と半導体チップ9のマウントを所定数の半導体チップ9分繰り返す際に、隣接部分へのはんだ塗布量は前のはんだ塗布量より少なくする。

請求項（抜粋）：

実装用基板上の隣接する所定箇所に半導体チップを実装するために、前記実装用基板に順次前記所定箇所にはんだ材を塗布するはんだの材塗布方法において、前記実装用基板へのはんだ材の塗布は、第1の塗布工程において塗布したはんだ材の量より第2の塗布工程において塗布するはんだ材の量が少ないことを特徴とするはんだ材塗布方法。

IPC (5件)：

H05K 3/34 505 ,  B23K 1/00 330 ,  B23K 3/06 ,  B23K 31/02 310 ,  H01L 21/52

FI (5件)：

H05K 3/34 505 B ,  B23K 1/00 330 E ,  B23K 3/06 S ,  B23K 31/02 310 B ,  H01L 21/52 G

Fターム (12件)：

5E319AA03 ,  5E319BB02 ,  5E319BB09 ,  5E319CD25 ,  5F047AA13 ,  5F047BA06 ,  5F047BA19 ,  5F047BB03 ,  5F047BB16 ,  5F047FA21 ,  5F047FA52 ,  5F047FA62