特許
J-GLOBAL ID：200903013049214847
メモリ制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
山口 邦夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-153563
公開番号（公開出願番号）：特開平7-028699
出願日： 1993年06月24日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】廉価でスペースファクタのよい高速処理可能なメモリ制御回路を実現する。【構成】低速メモリにストアされたプログラムデータを電源立ち上げ時バックアップを必要とする高速メモリに転送し、高速メモリに転送されたプログラムデータを用いて高速処理を行なうようにしたCPUを有するメモリ制御回路において、電源立ち上げ時の所定期間CPU12がリセットモードに制御されると共に、分周器32より出力された分周出力に対応する所定のアドレスに基づいて低速メモリ16にストアされているプログラムデータが高速メモリ14に転送され、その後CPU12のリセットモードが解除されるように構成される。分周器32は転送プログラム格納用メモリよりも安く、スペースファクタもよい。
請求項（抜粋）：
低速メモリにストアされたプログラムデータを電源立ち上げ時バックアップを必要とする高速メモリに転送し、常時はこの高速メモリに転送された上記プログラムデータを用いて高速処理を行なうようにしたCPUを有するメモリ制御回路において、上記低速メモリと高速メモリに対する動作モード制御回路が設けられ、電源立ち上げ時の所定期間上記CPUがリセットモードに制御されると共に、上記動作モード制御回路より出力された所定のアドレスに基づいて上記低速メモリにストアされている上記プログラムデータが上記高速メモリに転送されるようにしたことを特徴とするメモリ制御回路。
IPC (2件)：
G06F 12/06 522
, G06F 9/445
