マルチプロセッサ・システム

発明者： , , ,
出願人/特許権者：
代理人 (7件)：阿部龍吉 , 蛭川昌信 , 内田亘彦 , 菅井英雄 , 青木健二 , 韮澤弘 , 米澤明
公報種別：公開公報
出願番号（国際出願番号）：特願2004-265076
公開番号（公開出願番号）：特開2005-050368
出願日： 2004年09月13日
公開日（公表日）： 2005年02月24日
要約：

【課題】 1つまたは2つ以上の入出力バスを介して複数のメモリ・アレイおよび複数の入出力デバイスに接続された複数の異種プロセッサをサポートする。【解決手段】複数のマイクロプロセッサを有し、マイクロプロセッサのそれぞれがデータ用(D)キャッシュと、命令用(D)キャッシュと、複数のメモリポートと、入出力ユニットとを有するマルチプロセッサ・システムであって、各マイクロプロセッサ内のメモリ制御ユニット50は、スイッチ・ネットワーク54と、キャッシュ・インタフェース回路55、56と、入出力インタフェース回路57と、メモリ・ポート・インタフェース回路Pと、スイッチ・ネットワークのための仲裁を行うスイッチ仲裁手段58と、メモリ・ポートのための仲裁を行うポート仲裁手段PAUとを備え、スイッチ仲裁手段は、各装置に動的優先度を与え、固有の優先度を変更する。【選択図】図2

請求項（抜粋）：

複数のマイクロプロセッサとメモリ・アレイ・ユニット(MAU)とを有するプロセッサ・システムであって、前記マイクロプロセッサのそれぞれが、マスタ装置となるデータ用(D)キャッシュおよび命令用(I)キャッシュと入出力ユニット(IOU)と、スレーブ装置となる前記IOUと前記MAUに結合された複数のメモリ・ポートと、及び前記複数のメモリ・ポートへのアクセスを制御するためのメモリ制御ユニット(MCU)とを有し、さらに、前記MCUは、前記マスタ装置と前記複数のメモリ・ポートの間でデータを転送するためのスイッチ・ネットワークと、複数のメモリ・ポート・インタフェース回路と、前記複数のメモリ・ポートと前記スイッチ・ネットワークの間に前記複数のメモリ・ポート・インタフェース回路を結合するための手段と、前記スイッチ・ネットワークのために仲裁を行うスイッチ仲裁手段と、前記複数のメモリ・ポートのために仲裁を行うポート仲裁手段と、前記マスタ装置のうちの1つと前記複数のメモリ・ポートの間で前記スイッチ・ネットワークおよび前記複数のメモリ・ポート・インタフェース回路を通じてデータを転送する要求を前記ポート仲裁手段へ転送するための手段とを有し、前記ポート仲裁手段は、前記IOU、DキャッシュおよびIキャッシュのそれぞれに割当てられた固有優先度の関数としてデータを転送するための前記要求に、 (a) 要求されたアドレスと以前にサービスを受けた要求の間での行一致の存在と、 (b) 前記IOU、DキャッシュおよびIキャッシュの1つがサービスを拒否された回数と、 (c) 前記IOU、DキャッシュおよびIキャッシュの1つが中断なしにサービスを受けた回数とを要因として動的優先度を与え、固有の優先度を変更する手段を有し、前記メモリ・ポートが前記要求を処理できるときポート使用可能信号を前記スイッチ仲裁手段へ転送し、前記スイッチ仲裁手段は、前記ポート使用可能信号に対応して、前記スイッチ・ネットワークが前記要求を処理できるとき許可信号を前記要求のソースと前記ポート仲裁手段へ転送することを特徴とするプロセッサ・システム。

IPC (4件)：

G06F12/00 , G06F12/08 , G06F13/18 , G06F13/362

FI (10件)：

G06F12/00 571B , G06F12/00 572A , G06F12/08 501B , G06F12/08 511B , G06F12/08 519D , G06F12/08 531B , G06F12/08 575 , G06F13/18 510A , G06F13/362 510E , G06F13/362 510H

Fターム (20件)：

5B005JJ01 , 5B005JJ12 , 5B005KK14 , 5B005LL01 , 5B005LL11 , 5B005MM05 , 5B005NN12 , 5B005NN75 , 5B005PP28 , 5B060CD14 , 5B060CD17 , 5B060KA03 , 5B060KA04 , 5B060KA10 , 5B061BA01 , 5B061BB16 , 5B061BC04 , 5B061BC07 , 5B061RR03 , 5B061RR07

引用特許：

審査官引用 (1件)

特表平6-501123

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