特許

J-GLOBAL ID：200903013103003520

ヒユーズ回路、冗長救済判定回路、及び半導体記憶装置

発明者： 斉藤 良和 ,  笹木 行雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平3-261161
公開番号（公開出願番号）：特開平5-074190
出願日： 1991年09月12日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】 本発明の目的は、ヒューズ回路の不確定ノード発生を阻止すること、及び冗長救済判定回路のプロセスばらつきに対する動作マージンを向上させることにある。【構成】 ヒューズ回路FCT1を構成するMOSFETQ1に、それのヒューズ側端子の電圧レベルを電源投入時の電源電圧レベル変化に追随させるためのキャパシタC1を並列接続し、ヒューズF1が熔断された状態でのノードN1のレベルを安定化させる。また、冗長救済判定回路11のMOSFET直列回路に流れる電流の上限を制限する電流制限回路を設けることで、プロセスばらつきに起因するリーク不良を阻止する。

請求項（抜粋）：

トランジスタにヒューズが直列接続されて成り、このヒューズが熔断されたか否かによって機能選択のための信号を生成するヒューズ回路において、上記トランジスタには、当該トランジスタのヒューズ側端子の電圧レベルを、電源投入時の電源電圧レベル変化に追随させるためのキャパシタが並列接続されて成ることを特徴とするヒューズ回路。

IPC (3件)：

G11C 29/00 301 ,  H01L 21/82 ,  H01L 27/11

FI (3件)：

H01L 21/82 R ,  H01L 21/82 F ,  H01L 27/10 381