特許
J-GLOBAL ID：200903013148345899
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-070296
公開番号（公開出願番号）：特開平10-269765
出願日： 1997年03月24日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】 チップサイズの増大時における信号伝播遅延を低減する。【解決手段】 半導体チップの4分割領域に配置されるメモリマット(MM0-MM3)の各々をチップ長辺方向に沿って複数のメモリアレイ(AR0〜AR3)に分割し、メモリアレイ間に、チップ短辺方向に沿って行系回路(RRCa,RRCb)を配置し、チップ長辺方向に沿ってコラムデコーダ(CD0〜CD3)を配置する。このチップ短辺方向についての中央領域(CRS)においてチップ中央部のマスタ制御回路(MCTL)からの内部制御信号を伝達し、この内部制御信号伝達バスにバッファ回路(20a〜20h,22a〜22d)を配置して、このバッファ回路により、行系回路およびコラムデコーダへ内部信号を伝達する。駆動する信号線の長さが短くなり、高速で信号を伝達して高速アクセスが可能となる。
請求項（抜粋）：
各々が行列状に配列される複数のメモリセルを有する複数のメモリマット、アドレス信号を含む外部信号に従って、前記複数のメモリマットに共通に、内部アドレス信号および内部制御信号を発生するためのマスタ制御回路、各前記メモリマットに対して設けられ、前記マスタ制御回路からの内部アドレス信号および内部制御信号に従って対応のメモリマットのメモリセルへのアクセス動作を制御するための複数のローカル制御回路、および前記マスタ制御回路と各前記ローカル制御回路との間に設けられ、前記マスタ制御回路からの信号をバッファ処理して各前記ローカル制御回路へ伝達するバッファ手段を備える、半導体記憶装置。
IPC (4件)：
G11C 11/401
, G11C 11/41
, H01L 27/108
, H01L 21/8242
G11C 11/34 362 H
, G11C 11/34 301 E
, G11C 11/34 345
, G11C 11/34 371 K
, H01L 27/10 681 E
