特許

J-GLOBAL ID：200903013148723583

命令とデータの先取りを最適化するためのハードウェア機構

発明者： デイヴィッド・アール・エンバーソン
出願人/特許権者： サン・マイクロシステムズ・インコーポレーテッド
代理人 (1件)： 社本 一夫 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-125896
公開番号（公開出願番号）：特開平10-091437
出願日： 1997年05月15日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 スラッシングを回避すること。【手段】 上書きされた行38は先取り犠牲バッファ54に記憶される。CPU14は、キャッシュ・ミスを経験すると、バッファ54をアクセスし、先取り犠牲情報に関する情報を検索する。先取り実行ユニット52は追加のフィールドの値を修正し、修正された拡張先取り命令を先取り命令バッファ50に記憶する。CPU14は、犠牲にされた行38に対する先取り命令を次回に実行するとき、修正された拡張先取り命令の新たな値が先取り情報の記憶場所及びそのサイズ・インクリメントを命じる。拡張先取り命令を連続的に修正することで、スラッシングを除去する。

請求項（抜粋）：

主記憶装置と、該主記憶装置と通信し且つ先取り命令を含む命令ストリームを受け取って実行するよう構成されたプロセッサと、該プロセッサと通信するキャッシュとを有し、該キャッシュが、可変のインクリメント情報を収容するよう構成されたキャッシュ・セット番号によって識別可能な複数のキャッシュ・セットを含むコンピュータ装置であって、前記プロセッサと通信し、前記先取り命令にフィールドを提供し、該フィールドに初期デフォルト値を提供して拡張先取り命令を発生するための先取り実行ユニットと、前記先取り実行ユニットと通信し、前記先取り命令の実行時の検索のために前記拡張先取り命令を記憶するための先取り命令バッファと、を具備するコンピュータ装置。

IPC (2件)：

G06F 9/38 310 ,  G06F 12/08

FI (2件)：

G06F 9/38 310 A ,  G06F 12/08 D