特許
J-GLOBAL ID：200903013220703835
記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2005-369146
公開番号（公開出願番号）：特開2007-172743
出願日： 2005年12月22日
公開日（公表日）： 2007年07月05日
要約：
【課題】レイアウト面積を大きくすることなく、不揮発性メモリセルに対する読出しを高速化する。【解決手段】フラッシュメモリ(2)は、マトリクス状に配置された複数の不揮発性メモリセルMM00、MM01、MM0m、MMy0、MMy1、MMymからなるフラッシュメモリアレイ(30)を備える。読出し用電流源(36)は、読出し動作において、各々の主ビット線BL0、BL1、BLmに並列的に電流を供給する。カラムスイッチ回路(37)は、複数の主ビット線の中からアドレス信号で指定された主ビット線を共通ビット線CMBLに接続する。センスアンプ(38)は、読出し動作において、共通ビット線に伝達された読出し信号を入力し、共通ビット線に接続された主ビット線の電位と基準電位Vrefを比較して、読出し対象となる不揮発性メモリセルのドレインDRとソースSC間に電流が流れたか否かを検出する。【選択図】図1
請求項（抜粋）：
複数のワード線と、複数の第1データ線と、複数の第2データ線と、対応する第1データ線と第2データ線との間に接続され、且つ対応するワード線によって選択的にスイッチ制御される複数の不揮発性メモリセルとを有するメモリアレイと、
読出し動作において、前記各々の第1データ線に並列的に電流を供給する電流源回路と、
前記複数の第1データ線の中からアドレス信号で指定された第1データ線を共通データ線に接続するカラムスイッチ回路と、
読出し動作において、前記共通データ線に伝達された読出し信号を入力して増幅する増幅回路と、を備える記憶装置。
IPC (1件)：
FI (2件)：
G11C17/00 634B
, G11C17/00 634A
5B125BA01
, 5B125CA01
, 5B125DA09
, 5B125EA01
, 5B125EA05
, 5B125ED02
, 5B125ED09
, 5B125ED10
, 5B125EE03
, 5B125EK01
, 5B125EK02
, 5B125FA02
, 5B125FA10
