特許
J-GLOBAL ID：200903013275134708
誤り訂正可能な半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平4-000975
公開番号（公開出願番号）：特開平5-182492
出願日： 1992年01月07日
公開日（公表日）： 1993年07月23日
要約：
【要約】 (修正有)【目的】 製造工程中における不良アドレスを自動置換して置換工程を省略し、出荷後の不良箇所の救済も可能とする。【構成】 テストパターン発生回路4により生成された検査用データを基本メモリアレイ1に書き込む。続いて、この書き込まれた検査用データを取り出し、データ比較回路9でこの検査用データと予め入力されているテストパターン情報を比較し、これにより基本メモリアレイ1の不良アドレスを検出する。続いて、冗長制御回路10が置換を必要とする基本メモリアレイ1の行又は列を検出し、当該アドレスの行デコーダ2又は列デコーダ3を電気的に不活性にする情報を制御線71および72により該当するデコーダに送るとともに、冗長置換アドレスを冗長行デコーダ21又は冗長列デコーダ13に電気的に記録する。これにより、以後の当該アドレスへのアクセスの際には冗長メモリセルアレイが選択されるように電気的に記憶される。
請求項（抜粋）：
モノリシック半導体基板上に、最低限必要とされる行および列にマトリクス状に配列された基本メモリアレイ部と、冗長行及び/又は冗長列のメモリセルを有する冗長メモリアレイ部とを備え、該基本メモリアレイ部に正常な情報記憶ができない不良部分があると、少なくとも該不良部分に相当する行又は列の情報を使用せず、該冗長メモリアレイ部の一部又は全部の行又は列に該情報を置換することにより正常なメモリ動作を行わせる誤り訂正可能な半導体記憶装置において、該基本メモリアレイ部を検査する検査回路と、該検査回路により抽出された不良アドレスを電気的に記憶する記憶回路と、該不良アドレスに代わり該冗長メモリアレイ部の一部又は全部を電気的に活性化する活性化回路とを該モノリシック半導体基板上に設けた誤り訂正可能な半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, H01L 27/10 491
