特許
J-GLOBAL ID：200903013296229679
電流制限機能付き半導体素子
発明者：
出願人/特許権者：
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代理人 (1件)：
鵜沼 辰之
公報種別：公開公報
出願番号（国際出願番号）：特願平4-259786
公開番号（公開出願番号）：特開平6-112790
出願日： 1992年09月29日
公開日（公表日）： 1994年04月22日
要約：
【要約】【目的】 サイリスタの利点を最大限活用しつつ容易な回路構成でその過電流破壊を防止し得る高耐圧の電流制限機能付き半導体素子を得ること。【構成】 サイリスタ1のカソード7と基準電源(グランド)との間に電流制限手段2を直列に接続し、カソードゲート6をゲート電圧抑制手段3を介して基準電源端子に接続する。電流制限手段2の電流設定値を超える過電流がサイリスタ1及びこれに直列接続した電流制限手段2に流れようとしても、ゲート電圧抑制手段3によってカソードゲート6の電位が固定されるので電流制限手段2の両端電位差の上昇は抑制され、電流制限手段2は常に所定の電流を流すことができる。よってサイリスタ1の過電流を防止できる。
請求項（抜粋）：
第1の主端子と第2の主端子と第1の主端子の半導体層に接合して形成されているゲート端子とを具備したサイリスタと、前記サイリスタの第1の主端子と第1の電源端子との間に接続した電流制限手段と、前記サイリスタのゲート端子と第1の電源端子との間に接続したゲート電圧抑制手段とを有することを特徴とする電流制限機能付き半導体素子。
IPC (3件)：
H03K 17/08
, H03K 17/56
, H03K 17/73
