特許
J-GLOBAL ID：200903013308435580
データ出力回路及び半導体記憶装置
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-007005
公開番号（公開出願番号）：特開平7-220478
出願日： 1994年01月26日
公開日（公表日）： 1995年08月18日
要約：
【要約】【目的】 本発明は同期型半導体メモリの出力部に使用されるラッチ回路を組み合わせたデータ出力回路に関し、電源電圧の低下時におけるデータ出力速度の低下量を低減する。【構成】 ラッチ信号CLKに従ってデータをラッチ及び保持するラッチ回路1と、出力制御信号ALPBに従って出力状態がラッチ回路1からのデータを出力する状態になる出力回路2と、CLKを生成するラッチ制御回路3と、ALPBを生成する出力制御回路4とを備えるデータ出力回路において、電源電圧の低下を検出する電源電圧低下検出回路5を備え、ラッチ回路1はCLKを一方の論理状態にすることにより通過状態になり、電源電圧の低下時に、ラッチ制御回路3はラッチ回路1が通過状態になるCLKを出力し、出力制御回路4は出力回路2がラッチ回路1からのデータを出力する状態になるALPBを出力する。
請求項（抜粋）：
ラッチ信号(CLK)に従ってデータをラッチ及び保持するラッチ回路(1)と、出力制御信号(ALPB)に従って、出力状態が前記ラッチ回路(1)からのデータを出力する状態とハイインピーダンス状態との間で切り換わる出力回路(2)と、前記ラッチ信号(CLK)を生成するラッチ制御回路(3)と、前記出力制御信号(ALPB)を生成する出力制御回路(4)とを備えるデータ出力回路において、電源電圧の低下を検出する電源電圧低下検出回路(5)を備え、前記ラッチ回路(1)は前記ラッチ信号を一方の論理状態にすることにより、入力されたデータをそのまま出力する通過状態になり、前記電源電圧低下検出回路(5)が電源電圧の低下を検出した時に、前記ラッチ制御回路(3)は前記ラッチ回路(1)が通過状態になるラッチ信号(CLK)を出力し、前記出力制御回路(4)は前記出力回路(2)が前記ラッチ回路(1)からのデータを出力する状態になる出力制御信号(ALPB)を出力することを特徴とするデータ出力回路。
IPC (4件)：
G11C 11/417
, G11C 11/413
, G11C 11/409
, H03K 19/003
G11C 11/34 305
, G11C 11/34 341 A
, G11C 11/34 354 A
