特許
J-GLOBAL ID：200903013315190282
プロセッサ
発明者：
出願人/特許権者：
代理人 (2件)：
志賀 正武
, 渡邊 隆
公報種別：公開公報
出願番号（国際出願番号）：特願2004-274988
公開番号（公開出願番号）：特開2006-092112
出願日： 2004年09月22日
公開日（公表日）： 2006年04月06日
要約：
【課題】 メモリの使用効率がよく、しかも、周辺回路も簡単に構成することができるプロセッサを提供する。【解決手段】 メモリMのエリアMiには、実行された分岐命令のアドレスが記憶される。エリアMa、Mbには、実行された分岐命令に設定された2つの分岐先アドレスが記憶される。エリアMdには、実行された分岐命令の実行結果が第1の分岐先アドレスか第2の分岐先アドレスかに応じて一定数が加算または減算される整数値データが記憶される。そして、分岐命令検出回路11、正負検出回路16、セレクタ17が、カウンタ1から出力される命令コードが分岐命令であるか否かをチェックし、分岐命令であった場合にその分岐命令がエリアMiに記憶されているか否かをチェックし、記憶されていた場合はエリアMd内のデータに基づいて、エリアMa、Mb内の分岐先アドレスの一方を予測アドレスとして選択しカウンタ1にセットする。【選択図】 図1
請求項（抜粋）：
実行された分岐命令のアドレスが記憶される第1の記憶手段と、
前記実行された分岐命令に設定された1または複数の分岐先アドレスが記憶される第2の記憶手段と、
前記実行された分岐命令の実行結果が記憶される第3の記憶手段と、
所定タイミング先において実行される命令コードが分岐命令であるか否かをチェックし、分岐命令であった場合にその分岐命令が前記第1の記憶手段に記憶されているか否かをチェックし、記憶されていた場合にその分岐命令に対応する前記第3の記憶手段内のデータが指示する前記第2の記憶手段内のデータに従って分岐予測を行う分岐予測手段と、
を具備することを特徴とするプロセッサ。
IPC (1件)：
FI (1件)：
Fターム (1件)：
引用特許：
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