トリミング回路

発明者：
出願人/特許権者：
代理人 (1件)：山口巖
公報種別：公開公報
出願番号（国際出願番号）：特願平8-231644
公開番号（公開出願番号）：特開平10-074839
出願日： 1996年09月02日
公開日（公表日）： 1998年03月17日
要約：

【要約】【課題】基準電圧電源ICの出力電圧の微調整等に用いるツェナーザップ形トリミング回路2にて、トリミング設定データZ(Z3〜Z0)を設定する端子TZ3〜TZ0の入口部に設けたツェナーダイオードZDの、ICウエハ特性のバラツキに応じたザップ数を極力減らして調整効率を高める。【解決手段】トリミングは2.5V端子TAとGND端子TB間に設けた分圧抵抗21上のレベル0〜15の16個のタップの1つをトリミング設定データZ3〜Z0のデコードによりアナログスイッチ22を介し選択し、分圧出力端子TCに引出す事により行う。デコードはデコード配線25とNANDゲート23の4入力の接続の仕方で可変でき、この場合、IC特性バラツキ中心となるレベル中央値7と8に対するトリミング設定データZは夫々“1011”と“1111”、従ってザップビット数は1と0であり、両端レベル0と15でのザップ数4と3に比べ少なくしてある。

請求項（抜粋）：

夫々ザップによって当該端子のレベルを、アノードのレベルに短絡固定し得るツェナダイオードが接続され、2進数のトリミング設定データが設定される複数のトリミングビット端子と、前記トリミング設定データの可変範囲に等しい個数の、順に並ぶタップによって分割された抵抗と、トリミング設定データの設定に基づき、この設定データの値に1対1に対応するタップを選択して所定の引出し端子に接続するデコード手段とを備えたトリミング回路において、前記デコード手段を、少なくとも前記タップの配列の中心に位するタップに対応するトリミング設定データのザップビットが1以下となるように構成したことを特徴とするトリミング回路。

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