特許

J-GLOBAL ID：200903013371014365

半導体装置

発明者： 阪田 健 ,  竹尾 啓亮 ,  乾 隆至 ,  中塚 清士 ,  福原 英之 ,  中州 輝彦 ,  中村 浩世 ,  池田 孝助 ,  岩崎 秀昭
出願人/特許権者： 株式会社日立製作所 ,  テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-308070
公開番号（公開出願番号）：特開2000-132992
出願日： 1998年10月29日
公開日（公表日）： 2000年05月12日
要約：

【要約】【課題】 アンチフューズを用いた従来の救済判定回路では、素子数が多く面積が大きい。【解決手段】 アドレス比較回路を、複数のアンチフューズAF0〜AF7を選択用MOSトランジスタMNA0〜MNA7と共に並列に、PMOSトランジスタMPPC, MPFB,MPCLとCMOSインバータINVからなる判定回路及びブロウ用NMOSトランジスタMNBに接続する。【効果】 アンチフューズを用いたアドレス比較回路を少ない素子数で実現できる。

請求項（抜粋）：

複数のメモリセルと、複数の予備メモリセルと、前記複数のメモリセルのうちの欠陥を含むメモリセルを前記予備メモリセルで置換するための欠陥救済回路を有する半導体装置であって、前記欠陥救済回路は、アクセス要求された外部アドレスの少なくとも一部と欠陥を含むメモリセルのアドレスとの比較をそれぞれに行うための複数のアドレス比較回路を含み、前記複数のアドレス比較回路は、電気的にプログラム可能な複数の不揮発性記憶手段と、前記複数の不揮発性記憶手段のそれぞれに対応した複数の選択手段と、比較判定回路とをそれぞれに含み、前記複数の不揮発性記憶手段のそれぞれは、前記複数の選択手段を介して、前記比較判定回路に接続されることを特徴とする半導体装置。

IPC (3件)：

G11C 29/00 603 ,  G11C 29/00 ,  G11C 11/401

FI (3件)：

G11C 29/00 603 K ,  G11C 29/00 603 J ,  G11C 11/34 371 D

Fターム (9件)：

5B024AA07 ,  5B024BA18 ,  5B024CA07 ,  5B024CA17 ,  5L106AA01 ,  5L106CC04 ,  5L106EE02 ,  5L106FF00 ,  5L106GG01