特許

J-GLOBAL ID：200903013383074576

シェーディング補正係数生成回路およびシェーディング補正係数生成方法

発明者： 小西 正弘
出願人/特許権者： 富士写真フイルム株式会社
代理人 (1件)： 牛久 健司
公報種別：公開公報
出願番号（国際出願番号）：特願平6-215272
公開番号（公開出願番号）：特開平8-065546
出願日： 1994年08月18日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】 シェーディング補正のための補正係数のデータ量を少なくしつつ,高精度のシェーディング補正を達成する。【構成】 ラッチ回路17には画素アドレス「x-1」の補正係数C(x-1) が保持されている。ラッチ回路17に画素クロック・パルスが与えられると,補正係数C(x-1) が出力され切替スイッチ14を介して加算回路13に与えられる。差分補正係数メモリ12には隣接する画素の補正係数の差が記憶されている。差分補正係数メモリ12から画素アドレス「x-1」の画素の補正係数C(x-1) と画素アドレス「x」の画素の補正係数C(x) との差を表わす差分補正係数V(x) が読出され加算回路13に与えられる。加算回路13において補正係数C(x-1) と差分補正係数V(x) が加算され,その加算データC(x-1) +V(x) が画素アドレス「x」の補正係数C(x) として出力される。

請求項（抜粋）：

加算演算のための少なくとも1つの初期補正係数を記憶する第1のメモリ,隣接する画素とのシェーディング補正のための補正係数の差を表わす差分補正係数を画素ごとに記憶し,与えられる画素クロック・パルスに同期して記憶している差分補正係数を出力する差分補正係数メモリ,上記差分補正係数メモリから読出された差分補正係数と,上記初期補正係数または前回求められた補正係数とを加算し補正係数として出力する加算回路,上記加算回路から出力される補正係数を,一画素クロック・パルスの間保持する係数保持回路,および上記係数保持回路から出力される補正係数を前回の補正係数として,上記加算回路に与えるフィードバック回路,を備えたシェーディング補正係数生成回路。

IPC (2件)：

H04N 5/16 ,  H04N 5/228

引用特許：

審査官引用 (4件)

• 特開平3-060281
  
• 特開昭60-218982
  
• 特開平3-060281
  
• 特開昭60-218982