特許

J-GLOBAL ID：200903013384626106

半導体装置およびその製造方法

発明者： 中山 創 ,  向井 幹雄 ,  小西 守一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平9-102868
公開番号（公開出願番号）：特開平11-003990
出願日： 1997年04月21日
公開日（公表日）： 1999年01月06日
要約：

【要約】【課題】 ゲート絶縁膜の薄膜化にともない、またゲート絶縁膜に高誘電率材料を用いた場合に、ゲート電界の増大によって、電流リークが大きくなり、素子特性を劣化させていた。またゲート電界とドレイン電界とのオーバラップにより短チャネル効果が生じていた。【解決手段】 半導体基板11上にゲート絶縁膜12を介してゲート電極13が形成され、かつゲート電極13の両側における半導体基板11に拡散層14、15が形成されている半導体装置1 であって、ゲート絶縁膜12はゲート電極13よりもゲート長方向に短く形成され、ゲート長方向におけるゲート絶縁膜12の側方かつゲート電極13と半導体基板11とに挟まれた領域で、かつ少なくともゲート電極13と拡散層14,15とが平面視的にオーバラップする領域に、空間21が形成されているものである。また空間21に誘電体(図示省略)を埋め込んだものである。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介してゲート電極が形成され、かつ前記ゲート電極の両側における該半導体基板に拡散層が形成されている半導体装置において、前記ゲート絶縁膜は前記ゲート電極よりもゲート長方向に短く形成され、ゲート長方向における前記ゲート絶縁膜の側方かつ前記ゲート電極と前記半導体基板とに挟まれた領域に空間が形成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 29/78 301 G ,  H01L 27/10 434 ,  H01L 29/78 371