半導体集積回路装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-185475
公開番号（公開出願番号）：特開2005-167184
出願日： 2004年06月23日
公開日（公表日）： 2005年06月23日
要約：

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。【効果】セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。【選択図】図1

請求項（抜粋）：

複数のフリップフロップと、上記複数のフリップフロップの出力ノードに接続される複数の論理回路と、第1乃至第3電源線とを有する半導体集積回路装置であって、上記フリップフロップは、その出力ノードが上記フリップフロップの出力ノードに接続された第1ラッチ回路と、その入力ノードが上記第1ラッチ回路の出力ノードまたは入力ノードに接続された第2ラッチ回路とを有し、上記第1ラッチ回路及び上記論理回路の動作電圧は、上記第1及び上記第2電源線により供給され、上記第2ラッチ回路の動作電圧は、上記第1及び上記第3電源線により供給され、上記第1及び第2電源線は第1の配線幅を有し、上記第3電源線は第2の配線幅を有し、上記第2のラッチ回路の入力ノードと上記第1のラッチ回路の出力ノードまたは入力ノードとを接続する配線は第3の配線幅を有し、上記第1の配線幅と上記第2の配線幅の差は、上記第2の配線幅と上記第3の配線幅の差よりも大きい半導体集積回路装置。

IPC (8件)：

H01L21/822 , H01L21/82 , H01L27/04 , H03K3/037 , H03K3/356 , H03K3/3562 , H03K19/00 , H03K19/0175

FI (10件)：

H01L27/04 D , H03K3/037 B , H03K19/00 A , H01L27/04 A , H01L21/82 D , H01L21/82 L , H03K3/356 C , H03K3/356 D , H03K3/356 B , H03K19/00 101R

Fターム (58件)：

5F038BH03 , 5F038BH19 , 5F038CA02 , 5F038CA17 , 5F038CD02 , 5F038CD03 , 5F038CD05 , 5F038CD06 , 5F038CD12 , 5F038CD16 , 5F038DF01 , 5F038DF04 , 5F038DF08 , 5F038DF11 , 5F038DF17 , 5F038EZ09 , 5F038EZ20 , 5F064BB02 , 5F064BB09 , 5F064BB19 , 5F064BB26 , 5F064BB37 , 5F064CC09 , 5F064DD02 , 5F064DD25 , 5F064EE10 , 5F064EE16 , 5F064EE22 , 5F064EE42 , 5F064EE52 , 5F064EE54 , 5F064FF07 , 5F064FF36 , 5F064HH06 , 5J034AB03 , 5J034CB01 , 5J034DB08 , 5J043AA03 , 5J043HH01 , 5J043JJ10 , 5J043KK01 , 5J043KK06 , 5J056AA00 , 5J056BB17 , 5J056BB53 , 5J056BB57 , 5J056CC00 , 5J056CC14 , 5J056DD13 , 5J056DD29 , 5J056EE06 , 5J056FF01 , 5J056FF07 , 5J056FF08 , 5J056GG14 , 5J056KK00 , 5J056KK01 , 5J056KK02

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