特許

J-GLOBAL ID：200903013511544092

半導体装置及びその製造方法

発明者： 赤井 澄夫 ,  上 浩則 ,  宮島 久和
出願人/特許権者： 松下電工株式会社
代理人 (1件)： 安藤 淳二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-210853
公開番号（公開出願番号）：特開2000-049335
出願日： 1998年07月27日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】 短チャネル効果を抑制し、パンチスルー耐圧の高い半導体装置及びその製造方法を提供する。【解決手段】 単結晶シリコン基板1の一主表面上に形成されたシリコン酸化膜を介して不純物のイオン注入及びアニール処理を行うことにより、ウェル領域を形成する。そして、レジストマスクを用いてシリコン酸化膜を介してp型不純物をイオン注入する。続いて、シリコン酸化膜上にシリコン窒化膜を形成し、開口部が形成されたシリコン窒化膜をマスクとして、LOCOSを行うことにより、LOCOS膜2を形成し、レジストマスク,シリコン窒化膜及びシリコン酸化膜を除去する。次に、絶縁ゲート6形成箇所に溝部4を形成し、単結晶シリコン基板1の一主表面上に薄い膜厚のシリコン酸化膜5を形成する。次に、溝部4を埋め込むように、シリコン酸化膜5を介して断面略T字状のポリシリコン層から成る絶縁ゲート6を形成し、絶縁ゲート6をマスクとしてイオン注入及びアニール処理を行うことにより、ドレイン領域8及びソース領域9を形成する。

請求項（抜粋）：

一主表面にウェル領域が形成された半導体基板と、該半導体基板の一主表面に形成された溝部と、前記溝部に酸化膜を介して形成された断面略T字状のポリシリコン層と、前記溝部を挟んで前記半導体基板の一主表面に該半導体基板の一主表面に沿って不純物濃度勾配を持って形成されたドレイン領域及びソース領域とを有する半導体装置。

FI (2件)：

H01L 29/78 301 V ,  H01L 29/78 301 S

Fターム (16件)：

5F040DA00 ,  5F040DA17 ,  5F040DC01 ,  5F040EC07 ,  5F040EC19 ,  5F040EC20 ,  5F040EE02 ,  5F040EE04 ,  5F040EF02 ,  5F040EH02 ,  5F040EJ08 ,  5F040EK01 ,  5F040EK02 ,  5F040FB01 ,  5F040FC05 ,  5F040FC16