特許
J-GLOBAL ID：200903013531394950
バイアス回路
発明者：
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出願人/特許権者：
代理人 (1件)：
福島 祥人
公報種別：公開公報
出願番号（国際出願番号）：特願平6-167820
公開番号（公開出願番号）：特開平8-032366
出願日： 1994年07月20日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 占有面積が小さく、信号処理回路と同一のチップ上に形成することが可能なバイアス回路を提供することである。【構成】 初段のFET1のドレインと2段目のFET2のドレインとの間にインダクタL4およびキャパシタC8からなる並列共振回路41が接続され、2段目のFET2のドレインと3段目のFET3のドレインとの間にインダクタL5およびキャパシタC9からなる並列共振回路42が接続され、3段目のFET3のドレインとドレインバイアス印加端子14との間にインダクタL6およびキャパシタC10からなる並列共振回路43が接続される。このようにして直列に接続された3つの並列共振回路41,42,43がドレインバイアス回路を構成する。
請求項（抜粋）：
複数の能動素子により所定の周波数の信号を処理する信号処理回路にバイアス電圧を印加するためのバイアス回路において、前記バイアス電圧が印加される電圧印加端子に前記所定の周波数の信号の通過を阻止する複数のフィルタ手段を直列に接続し、各能動素子をそれぞれ所定のフィルタ手段に接続したことを特徴とするバイアス回路。
IPC (3件)：
H03F 3/195
, H01P 1/00
, H03F 3/60
