特許

J-GLOBAL ID：200903013540803455

半導体記憶装置

発明者： 金子 哲也
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平6-312991
公開番号（公開出願番号）：特開平8-171796
出願日： 1994年12月16日
公開日（公表日）： 1996年07月02日
要約：

【要約】【構成】 本発明の半導体装置は、昇圧回路と、メモリセルアレイMCA1 、MCA2 と、センスアンプ回路S/Aと、転送ゲート回路(Q4 、Q5 、Q9 、Q10)と、イコライズ回路(Q1 、Q2 、Q3 、Q6 、Q7 、Q8 )から構成され、メモリセルアレイMCA1 、MCA2 中の何れのメモリセルも選択されていないときにはMOSトランジスタQ4 〜Q8 のゲートにはそれぞれ昇圧電位Vppを印加する制御回路とを具備する。【効果】 本発明を用いることにより、昇圧回路出力端に接続するデカップリングキャパシタの容量を小さく設定することが可能となり、チップ面積の削減に寄与する。

請求項（抜粋）：

昇圧電位を発生する昇圧回路と、第1のビット線対を含む第1のメモリセルアレイと、第2のビット線対を含む第2のメモリセルアレイと、センスアンプ回路と、前記第1のビット線対と前記センスアンプ回路とを接続する一対のトランジスタを有する第1の転送ゲート回路と、前記第2のビット線対と前記センスアンプ回路とを接続する一対のトランジスタを有する第2の転送ゲート回路と、前記第1のビット線対をイコライズするトランジスタを有する第1のイコライズ回路と、前記第2のビット線対をイコライズするトランジスタを有する第2のイコライズ回路と、前記第1及び第2のメモリセルアレイの何れのメモリセルも選択されていないときには前記第1及び第2の転送ゲート回路内のトランジスタのゲート及び前記第1及び第2のイコライズ回路内のトランジスタのゲートにそれぞれ前記昇圧電位を印加する制御回路とを具備することを特徴とする半導体記憶装置。