特許
J-GLOBAL ID:200903013567462285
薄膜半導体装置及びその製造方法
発明者:
出願人/特許権者:
代理人 (1件):
鈴木 晴敏
公報種別:公開公報
出願番号(国際出願番号):特願2001-041083
公開番号(公開出願番号):特開2002-244587
出願日: 2001年02月19日
公開日(公表日): 2002年08月30日
要約:
【要約】【課題】 比較的単純なプロセスの画素アレイ部と比較的複雑なプロセスを要する周辺回路部とを含み、アクティブマトリクス型表示装置等に応用される薄膜半導体装置の製造コストを低減化する。【解決手段】 薄膜半導体装置は、電極とこれを駆動する薄膜トランジスタTFTとを含む画素をマトリクス状に配列した画素アレイ部と、この画素アレイ部に接続されマトリクス状に配列した画素を駆動する周辺回路部とからなる。画素アレイ部は、あらかじめ中央領域及び周辺領域に区分けされた主基板0を用いて中央領域に形成されている。周辺回路部は主基板0とは別体の副基板0zの上に集積形成された薄膜トランジスタTFTで構成されている。周辺回路部は副基板0zごと主基板0の周辺領域に嵌合しており、周辺回路部と画素アレイ部とは主基板0の周辺領域と中央領域にわたって形成された配線10を介して相互に接続されている。
請求項(抜粋):
電極とこれを駆動する薄膜トランジスタとを含む画素をマトリクス状に配列した画素アレイ部と、該画素アレイ部に接続されマトリクス状に配列した画素を駆動する周辺回路部とからなる薄膜半導体装置であって、前記画素アレイ部は、あらかじめ中央領域及び周辺領域に区分けされた主基板を用いて該中央領域に形成されており、前記周辺回路部は該主基板とは別体の副基板の上に集積形成された薄膜トランジスタで構成されており、前記周辺回路部は該副基板ごと該主基板の周辺領域に嵌合しており、前記周辺回路部と前記画素アレイ部とは主基板の周辺領域と中央領域にわたって形成された配線を介して相互に接続されている事を特徴とする薄膜半導体装置。
IPC (11件):
G09F 9/30 338
, G09F 9/30 365
, G02F 1/1368
, G09F 9/00 346
, G09F 9/00 348
, H01L 27/08 331
, H01L 27/12
, H01L 29/786
, H01L 21/336
, H05B 33/10
, H05B 33/14
FI (12件):
G09F 9/30 338
, G09F 9/30 365 Z
, G02F 1/1368
, G09F 9/00 346 A
, G09F 9/00 348 C
, H01L 27/08 331 E
, H01L 27/12 A
, H05B 33/10
, H05B 33/14 A
, H01L 29/78 612 B
, H01L 29/78 626 C
, H01L 29/78 627 D
Fターム (61件):
2H092GA59
, 2H092HA06
, 2H092JA24
, 2H092JA46
, 2H092KA18
, 2H092KB04
, 2H092KB25
, 2H092MA05
, 2H092MA17
, 2H092NA27
, 2H092NA29
, 2H092PA01
, 2H092PA06
, 3K007AB18
, 3K007CA01
, 3K007CA05
, 3K007DA01
, 3K007DB03
, 3K007EB00
, 3K007FA02
, 5C094AA43
, 5C094AA44
, 5C094BA03
, 5C094BA29
, 5C094BA43
, 5C094CA19
, 5C094DA14
, 5C094DA15
, 5C094DB01
, 5C094DB04
, 5C094EA04
, 5C094EA07
, 5C094EB02
, 5F048AB10
, 5F048AC04
, 5F048BA16
, 5F048BA19
, 5F048BG05
, 5F110AA16
, 5F110BB02
, 5F110BB04
, 5F110CC08
, 5F110DD01
, 5F110DD02
, 5F110DD21
, 5F110DD25
, 5F110HJ01
, 5F110HL03
, 5F110HL23
, 5F110NN03
, 5F110NN23
, 5F110NN35
, 5F110NN78
, 5F110QQ16
, 5G435AA00
, 5G435AA17
, 5G435BB05
, 5G435BB12
, 5G435EE35
, 5G435EE37
, 5G435EE41
引用特許: