特許
J-GLOBAL ID：200903013607129509

半導体装置およびその製造方法

発明者：
加藤 樹理

加藤 樹理 について

, 
田中 和雄

田中 和雄 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-180852
公開番号（公開出願番号）：特開平6-310667
出願日： 1993年06月24日
公開日（公表日）： 1994年11月04日
要約：
【要約】 (修正有)【目的】 ゲート電極の膜減りを回避して、ゲート酸化膜の劣化ないしは破壊がなく、信頼性の高いCMOS素子を含む半導体装置およびその製造方法。【構成】 シリコン基板10と、n形のソース/ドレイン領域42,44、ゲート酸化膜32およびゲート電極34を含むnチャネルMOSと、p形のソース/ドレイン領域22,24、ゲート酸化膜12およびゲート電極14を含むpチャネルMOSと、ゲート電極34とゲート電極14とを電気的に接続するゲート配線層と、を含む。ゲート電極14,34およびゲート配線層の少なくとも一方の導電層は、金属シリサイド層14b,34bを含み、かつ、ゲート電極およびゲート配線層の任意の領域に、III 族ドーパントおよびV族ドーパントの少くとも一方からなる不純物が3×1020cm-3より高い濃度で存在しない。
請求項（抜粋）：
CMOS素子を含む半導体装置であって、前記CMOS素子は、シリコン基板と、このシリコン基板に形成され、n形のソース/ドレイン領域、ゲート酸化膜およびゲート電極を含むnチャネルMOS素子と、前記シリコン基板に形成され、p形のソース/ドレイン領域、ゲート酸化膜およびゲート電極を含むpチャネルMOS素子と、前記nチャネルMOS素子のゲート電極とpチャネルMOS素子のゲート電極とを電気的に接続するゲート配線層と、を含み、前記ゲート電極および前記ゲート配線層の少なくとも一方の導電層は、少なくとも金属シリサイド層を含み、かつ、前記ゲート電極および前記ゲート配線層の任意の領域に、III 族ドーパントおよびV族ドーパントの少くとも一方からなる不純物が3×1020cm-3より高い濃度で存在しないことを特徴とする半導体装置。
IPC (5件)：
H01L 27/092 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 29/62
FI (3件)：
H01L 27/08 321 D ,  H01L 21/88 Q ,  H01L 27/08 321 F
引用特許：
出願人引用 (7件)
  • 特開昭63-313817
  • 特開平4-007826
  • 特開昭59-114859
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審査官引用 (18件)
  • 特開昭63-313817
  • 特開昭63-313817
  • 特開昭59-114859
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