特許

J-GLOBAL ID：200903013633909407

キャッシュコントローラ及びコンピュータシステム

発明者： 小柳 勝 ,  對馬 雄次
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 鈴木 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-198098
公開番号（公開出願番号）：特開2003-015955
出願日： 2001年06月29日
公開日（公表日）： 2003年01月17日
要約：

【要約】【課題】 プロセッサ発トランザクションをもとにプリフェッチトランザクションを自ら生成するキャッシュコントローラを備えたコンピュータシステムにおいて、システム内の無駄なトランザクションを減らす。【解決手段】 キャッシュコントローラ102に、プロセッサ発トランザクションから生成されたプリフェッチトランザクションの処理状態、トランザクション種、アドレス等を保持する手段121、125、先発プリフェッチトランザクションと同一アドレスに対する後発プロセッサ発トランザクションのアクセスを、両者のトランザクション種によりリトライするかウエイトするか判定する手段123、ウエイトする後発プロセッサ発トランザクションを先発プリフェッチトランザクションの処理完了まで保持する手段124を設ける。

請求項（抜粋）：

主記憶とキャッシュメモリのアクセス制御を行い、プロセッサからの主記憶に対するトランザクション(以下、プロセッサ発トランザクション)から自律的にプリフェッチトランザクションを生成し、主記憶からデータをキャッシュメモリにプリフェッチする手段を備えたキャッシュコントローラにおいて、後発のプロセッサ発トランザクションと先発プリフェッチトランザクションが同一アドレスにアクセスするか判定し、同一アドレスにアクセスする場合に後発のプロセッサ発トランザクションと先発プリフェッチトランザクションの種類に応じて後発のプロセッサ発トランザクションを待ち合わせるかプロセッサにてリトライさせる手段を有することを特徴とするキャッシュコントローラ。

IPC (4件)：

G06F 12/08 505 ,  G06F 12/08 519 ,  G06F 12/08 581 ,  G06F 9/38 310

FI (4件)：

G06F 12/08 505 B ,  G06F 12/08 519 C ,  G06F 12/08 581 ,  G06F 9/38 310 A

Fターム (9件)：

5B005JJ11 ,  5B005JJ13 ,  5B005KK12 ,  5B005MM02 ,  5B005NN22 ,  5B005NN75 ,  5B005UU12 ,  5B013AA05 ,  5B013EE03