特許

J-GLOBAL ID：200903013642272128

液晶階調電圧発生回路

発明者： 西村 浩一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平8-314274
公開番号（公開出願番号）：特開平10-142582
出願日： 1996年11月11日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】 液晶階調電圧発生回路のオペアンプの出力ダイナミックレンジが縮小していた。【解決手段】 電源端子VCCと接地端子GNDとの間に、抵抗RO、R1、-、Rnよりなる抵抗ラダー回路1’及び抵抗RO'、R1'、-、Rn'よりなる抵抗ラダー回路3’を接続する。2つの抵抗ラダー回路1’、3’間にオペアンプOP1、OP2、-、OPnを接続する。抵抗Rn-1'、Rn'のノードにオペアンプOPOよりなる定電圧発生回路4を接続する。オペアンプOPn、OP1の出力電流を抵抗Rn、R1により調整し、オペアンプOPOの出力電流を抵抗Rn'により調整する。

請求項（抜粋）：

高電圧電源端子(VCC)と低電圧電源端子(GND)との間に接続され、各ノードが基準電圧(Vn、Vn-1、-、V1)を発生する第1の抵抗ラダー回路(1’)と、前記高電圧電源端子と前記低電圧電源端子との間に接続された第2の抵抗ラダー回路(3’)と、該第2の抵抗ラダー回路の各ノードと前記第1の抵抗ラダー回路の各ノードとの間に接続された複数の電圧フォロワ(OPn、OPn-1、-、OP1)と、前記第2の抵抗ラダー回路の前記高電圧電源端子側の第1の抵抗(Rn')と第2の抵抗(Rn-1')とのノードに接続された定電圧発生回路(4)とを具備する液晶階調電圧発生回路。

IPC (3件)：

G02F 1/133 575 ,  G02F 1/133 520 ,  G09G 3/36

FI (3件)：

G02F 1/133 575 ,  G02F 1/133 520 ,  G09G 3/36