特許
J-GLOBAL ID：200903013654578613
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-017858
公開番号（公開出願番号）：特開平7-220498
出願日： 1990年12月26日
公開日（公表日）： 1995年08月18日
要約：
【要約】【目的】ワード線に電源電圧よりも昇圧された電圧を印加でき、しかもチップ面積の削減を図ることができる。【構成】ワード線選択回路50は、ソースにワード線駆動用電圧が印加されるPMOSトランジスタ52と、このトランジスタ52のドレインと接地電位との間にソース・ドレインが直列に接続されゲートに内部アドレス信号が供給されるNMOSトランジスタ群53とから構成され、ワード線駆動回路51は、ソースにワード線駆動用電圧が印加されドレインが対応するワード線WLに接続されたPMOSトランジスタ43と、このトランジスタ43のドレインと接地電位との間にソース・ドレインが接続されたNMOSトランジスタ45とから構成されている。
請求項（抜粋）：
行列状に配置された複数個のダイナミック型メモリセルと、同一行のメモリセルに接続される複数のワード線と、同一列のメモリセルに接続される複数のビット線と、外部から与えられる電源電圧を昇圧する昇圧回路を含み該電源電圧を昇圧したワード線駆動用電圧を出力するワード線駆動用電圧源と、前記複数のワード線を選択する複数のワード線選択回路と、前記複数のワード線選択回路の出力が供給され前記複数のワード線を駆動する複数のワード線駆動回路とを具備し、前記複数のワード線選択回路はそれぞれ、ワード線駆動時にはソースに前記ワード線駆動用電圧が印加されるPチャネル型の第1のMOSトランジスタと、前記第1のMOSトランジスタのドレインと接地電位との間にソース・ドレインが直列に接続されゲートに内部アドレス信号が供給されるNチャネル型の複数の第2のMOSトランジスタとから構成され、前記複数のワード線駆動回路はそれぞれ、ワード線駆動時にはソースに前記ワード線駆動用電圧が印加されドレインが対応する前記ワード線に接続されたPチャネル型の第3のMOSトランジスタと、前記第3のMOSトランジスタのドレインと接地電位との間にソース・ドレインが接続されたNチャネル型の第4のMOSトランジスタとから構成され、前記複数のワード線選択回路内の前記第1のMOSトランジスタのゲートは共通に接続され、全ての第1のMOSトランジスタは共通にプリチャージ信号によって制御され、前記第3のMOSトランジスタと前記第4のMOSトランジスタとはゲートが共通に接続されこの第3のMOSトランジスタと第4のMOSトランジスタは共に前記第1のMOSトランジスタのドレインの電位に基づいて制御されることを特徴とする半導体記憶装置。
IPC (5件)：
G11C 29/00 303
, G01R 31/28
, G01R 31/30
, G11C 11/407
, H01L 21/66
G01R 31/28 V
, G01R 31/28 B
, G11C 11/34 354 E
