特許
J-GLOBAL ID：200903013682207418
遅延時間測定回路
発明者：
出願人/特許権者：
代理人 (1件)：
高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-331756
公開番号（公開出願番号）：特開平9-171062
出願日： 1995年12月20日
公開日（公表日）： 1997年06月30日
要約：
【要約】【課題】 バッファゲート個数を削減しながら、該遅延時間測定回路の遅延時間Tdを維持ないしは延長して、遅延時間測定の精度を維持ないしは向上する。【解決手段】 モデル遅延回路は、半導体チップに作り込んだ論理回路の遅延時間の長短の傾向を代表する、遅延時間がTdの遅延回路である。半導体チップ外部からの信号TA及びTBに基づいた信号S22をモデル遅延回路D2へ入力すると共に、該モデル遅延回路D2の出力を該モデル遅延回路D2の入力へフィードバックさせることで、周期的なパルス信号の信号S23、及び半導体チップ外部への信号TUを発生する。信号TUの所定複数周期に要する時間測定から、半導体チップに作り込んだ論理回路の遅延時間を測定することで、モデル遅延回路D2の遅延時間を短縮して、必要なバッファゲートを減少することができる。
請求項（抜粋）：
半導体チップ間でばらつく、半導体チップ上に作り込まれる論理回路の遅延時間を測定するために、遅延時間測定対象となる論理回路と共に半導体チップ上に作り込む遅延時間測定回路において、半導体チップに作り込んだ論理回路の遅延時間の長短の傾向を代表する、遅延入力から遅延出力までの遅延時間がTdのモデル遅延回路を有し、半導体チップ外部からの信号に基づいたテスト遅延入力信号を当該モデル遅延回路の前記遅延入力へ入力すると共に、該モデル遅延回路の前記遅延出力が出力するテスト遅延出力信号を前記遅延入力へフィードバックさせることで、周期的なパルス信号を発生するパルスジェネレータを備え、この周期的なパルス信号を半導体チップ外部へ出力し、該パルス信号の所定複数周期に要する時間測定から、半導体チップに作り込んだ論理回路の遅延時間を測定するようにしたことを特徴とする遅延時間測定回路。
IPC (2件)：
FI (2件)：
G01R 31/28 R
, G01R 31/28 V
