特許

J-GLOBAL ID：200903013705377790

半導体装置

発明者： 川口 隆之
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-275334
公開番号（公開出願番号）：特開2002-094002
出願日： 2000年09月11日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】 遅延素子の面積を縮小する半導体装置を提供する。【解決手段】 遅延素子として使用される抵抗素子r1をMISトランジスタのゲート配線として使用できるゲート配線層13で形成し、この抵抗素子r1の下に拡散層11a、11bを設けてMISキャパシタンス構造を形成している。これにより、抵抗素子r1の一部あるいは全部がMISキャパシタンス(容量素子)cn1、cp1の一部を構成し、抵抗成分と容量成分の両成分を併せ持つ遅延素子を形成している。

請求項（抜粋）：

信号線と、前記信号線に接続される容量素子および抵抗素子とを具備し、前記抵抗素子の一部あるいは全部が前記容量素子の一部を構成していることを特徴とする半導体装置。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/3205 ,  H01L 21/8234 ,  H01L 27/06

FI (5件)：

H01L 27/04 P ,  H01L 21/88 A ,  H01L 27/04 C ,  H01L 27/04 V ,  H01L 27/06 102 A

Fターム (28件)：

5F033HH04 ,  5F033UU03 ,  5F033VV06 ,  5F033VV09 ,  5F033VV10 ,  5F033XX03 ,  5F038AC03 ,  5F038AC05 ,  5F038AC08 ,  5F038AR09 ,  5F038AR12 ,  5F038AR18 ,  5F038AV15 ,  5F038AZ03 ,  5F038CD09 ,  5F038DF01 ,  5F038EZ20 ,  5F048AA01 ,  5F048AB04 ,  5F048AB10 ,  5F048AC01 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BE02 ,  5F048BE03 ,  5F048BE04