特許

J-GLOBAL ID：200903013736025337

CMOS型インバータ回路

発明者： 松田 順一
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-233489
公開番号（公開出願番号）：特開平7-095032
出願日： 1993年09月20日
公開日（公表日）： 1995年04月07日
要約：

【要約】【目的】 低電圧デバイスへの応用に適したインバータ回路を提供する。【構成】 ゲートが入力端子INに接続されソースが接地電圧Vssに接続されドレインがNチャンネル型トランジスタQ2の基板に接続したNチャンネル型MOSトランジスタQ3と、入力端子INとNチャンネル型トランジスタQ2の基板の間に接続した結合容量Csを設け、入力端子INにおける入力電圧VINがNチャンネル型MOSトランジスタQ3のしきい値よりも下がったときに、容量結合によって、Nチャンネル型トランジスタQ2の基板に負の基板電圧を印加する。これにより、Nチャンネル型トランジスタQ2のしきい値電圧が上昇し、ソースドレイン間リーク電流を低減できる。

請求項（抜粋）：

入力端子INおよび出力端子OUTとを有し、電源電圧Vccと接地電圧Vssの間にPチャンネル型MOSトランジスタQ1とNチャンネル型MOSトランジスタQ2とをこの順に接続してなるCMOS型インバータ回路において、ゲ-トが前記入力端子INに接続されソ-スが接地電圧Vssに接続されドレインおよび基板が前記Nチャンネル型MOSトランジスタQ2の基板に接続されたNチャンネル型MOSトランジスタQ3と、前記入力端子INと前記Nチャンネル型MOSトランジスタQ2の基板の間に接続された結合容量Csとを設け、前記入力端子INにおける入力電圧VINが前記Nチャンネル型MOSトランジスタQ3のしきい値電圧よりも下がったときに、容量結合によって前記Nチャンネル型MOSトランジスタQ2の基板に負の基板電圧を印加するようにしたことを特徴とするCMOS型インバータ回路。

IPC (3件)：

H03K 17/687 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

H03K 17/687 F ,  H01L 27/08 321 L