特許

J-GLOBAL ID：200903013749708042

DLL回路

発明者： 池田 豊
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-160078
公開番号（公開出願番号）：特開2001-339294
出願日： 2000年05月30日
公開日（公表日）： 2001年12月07日
要約：

【要約】【課題】 安定して遅延クロックCLKDの位相を基準クロックCLKの位相に合わせることができるDLL回路を提供する。【解決手段】 DLL回路は、カウンタ制御回路40を有し、カウンタ制御回路40は、インバータ401,403,409,414と、NAND402,404,405,408と、シフトレジスタ406,407,416,417と、クロックドインバータ410〜413と、NORゲート415とを備える。カウンタ制御回路40は、Hレベルのリセット信号RST、またはアドレスの最小値を示すアドレス最小信号CMINを入力したとき、信号REVを強制的にHレベルに切替え、Hレベルのカウンタ制御信号および信号ENを生成し、カウンタを強制アップモードに移行させる。

請求項（抜粋）：

基準クロックに基づいた第1の制御クロックと、前記第1の制御クロックに対して位相差を有する第2の制御クロックとを発生する制御クロック発生回路と、遅延クロックの位相を基準クロックの位相と比較する位相比較器と、前記位相比較器の比較結果に対して重み付けをした制御信号を出力するフィルタと、前記第1の制御クロックに同期して駆動し、前記制御信号に基づいてカウンタ制御信号を生成するカウンタ制御回路と、前記第2の制御クロックに同期して駆動し、前記カウンタ制御信号に基づいてアップ/ダウンをカウントし、第1および第2のアドレスと、前記第1および第2のアドレスが最小のとき活性化されるアドレス最小信号とを出力し、リセット信号でアドレスを最小にするカウンタと、前記基準クロックに基づいて一定量の位相差を有する第1および第2の信号を生成し、その生成した第1および第2の信号と前記第1のアドレスとに基づいて位相が前記第1の信号の位相と前記第2の信号の位相との間に存在する微調整クロックを生成する第1の遅延回路と、前記第2のアドレスに基づいて、前記一定量の整数倍だけ前記微調整クロックを遅延させて前記遅延クロックを出力する第2の遅延回路とを備え、前記カウンタ制御回路は、前記リセット信号が入力されたとき、もしくは活性化されたアドレス最小信号と前記カウンタにおけるカウントをダウンさせる前記フィルタの出力信号とが入力されたとき、前記カウンタにおけるカウントを強制的にアップさせるための活性化されたカウンタ制御信号を出力する、DLL回路。

IPC (4件)：

H03L 7/081 ,  G06F 1/12 ,  H03K 5/13 ,  H03L 7/00

FI (4件)：

H03K 5/13 ,  H03L 7/00 D ,  H03L 7/08 J ,  G06F 1/04 340 A

Fターム (27件)：

5J001AA04 ,  5J001BB02 ,  5J001BB05 ,  5J001BB07 ,  5J001BB10 ,  5J001BB12 ,  5J001BB14 ,  5J001BB21 ,  5J001BB22 ,  5J001BB23 ,  5J001CC00 ,  5J001DD09 ,  5J106AA04 ,  5J106CC24 ,  5J106CC41 ,  5J106CC59 ,  5J106DD19 ,  5J106DD39 ,  5J106DD42 ,  5J106DD43 ,  5J106GG10 ,  5J106HH10 ,  5J106KK05 ,  5J106LL00 ,  5J106LL02 ,  5J106LL04 ,  5J106LL06