特許
J-GLOBAL ID：200903013751574002
DMOS型トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-367014
公開番号（公開出願番号）：特開2001-185724
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】信頼性を維持しながら工数削減を実現しつつ製造コストを低減するDMOS型トランジスタの製造方法を提供する。【解決手段】シリコン基板11はN- 型のドリフト領域を形成する。この基板11上に選択酸化用のマスク層12のパターンを形成し、選択的に酸化して素子分離絶縁膜13を形成する。その後、このマスク層12に対して再度リソグラフィ工程を付加し、マスク層12をレジスト14のパターンに従ってエッチング加工する。このエッチング加工したマスク層は、P+ 型ボディー拡散層、N- 型のソースオフセット層のイオン注入マスクとして利用される。これにより、その後のゲート形成工程は、DMOS以外の他のMOSトランジスタ形成工程と同一工程で達成する。
請求項（抜粋）：
第1導電型の半導体基板上を選択酸化した際の素子領域上のマスク層を再度選択的にエッチング加工するリソグラフィ工程と、前記マスク層をイオン注入マスクとして利用し前記素子領域上に第2導電型のボディー拡散層を形成する工程と、前記マスク層をイオン注入マスクとして利用し前記ボディー拡散層表面に第1導電型のオフセット層を形成する工程と、前記マスク層を除去しゲート酸化膜を介して前記ボディー拡散層及びオフセット層上に一部オーバーラップするゲート電極を形成する工程と、前記ゲート電極をマスクに前記素子領域上にソース,ドレイン領域を形成する工程と、を具備したことを特徴とするDMOS型トランジスタの製造方法。
IPC (2件)：
FI (2件)：
H01L 29/78 301 Y
, H01L 29/78 301 D
5F040DA00
, 5F040DA18
, 5F040DC01
, 5F040EB01
, 5F040EC07
, 5F040EF02
, 5F040EF18
, 5F040EK01
, 5F040FA19
, 5F040FB02
, 5F040FB04
, 5F040FC02
