特許
J-GLOBAL ID：200903013752321060
メモリ制御方式
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-040713
公開番号（公開出願番号）：特開平7-248967
出願日： 1994年03月11日
公開日（公表日）： 1995年09月26日
要約：
【要約】【目的】複数のプロセッサが、キャッシュメモリ40および主記憶50を共有するマルチプロセッサシステムにおいて、各プロセッサ実行している処理の優先度に応じて、各プロセッサが使用可能なキャッシュメモリの容量を動的に割り当てることにより、キャッシュメモリ40を効率良く使用できるようにすること。【構成】キャッシュコントローラ30の内部に、各プロセッサが実行中の処理の優先度を記憶しておくテーブルを設け、キャッシュメモリ40の内容を更新する際に、このテーブルを参照し、その内容によって更新手続きの方法を変更する。
請求項（抜粋）：
少なくとも2つ以上のプロセッサと、それらが共有するキャッシュメモリおよび主記憶とそれらを制御する制御回路から構成されるシステムにおいて、各プロセッサが実行している処理の優先度に応じて、それぞれのプロセッサに対して割り当てるキャッシュメモリの容量を動的に変更することにより、優先度の高い処理を実行中のプロセッサに対して、多くのキャッシュメモリを割り当てることが可能であることを特徴としたメモリ制御方式。
IPC (2件)：
G06F 12/08
, G06F 12/08 310
