特許
J-GLOBAL ID：200903013767665296
マルチプロセッサシステムのリセット回路
発明者：
出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-152680
公開番号（公開出願番号）：特開平5-324597
出願日： 1992年05月20日
公開日（公表日）： 1993年12月07日
要約：
【要約】 (修正有)【目的】 独立して動作可能な複数の副プロセッサに対して主プロセッサから並行処理命令を与えるマルチプロセッサシステムにおいて、副プロセッサの個別と電源投入時のリセット回路を簡略化。【構成】 パワーオンリセット部3は電源電圧の立上り検出時にリセット信号PONRSTを発生。主プロセッサ内のハングアップ検出部21は、ハングアップした副プロセッサを検出、データD24〜D31を出力。CPU20内の特定アドレス発生部22は、副プロセッサのハングアップ発生時に特定アドレスA02〜A15を発生。ソフトリセット信号発生部4は特定アドレスでアクセスされると第2のリセット信号RSTを発生。リセット信号出力部5は前記ハングアップデータに対応した副プロセッサだけにリセット信号を選択的に出力し、またハングアップデータとは無関係にリセット信号を前記複数の副プロセッサの全てに対して出力する。
請求項（抜粋）：
独立して動作可能な複数の副プロセッサと、これら複数の副プロセッサ対して並行処理命令を与える主プロセッサとを備えたマルチプロセッサシステムにおいて、電源電圧の立上り検出時に第1のリセット信号を発生するハードウエア構成のパワーオンリセット信号発生部と、前記複数の副プロセッサから個々に出力されるエラー信号を監視してハングアップした副プロセッサを検出し、その副プロセッサを示すハングアップデータを出力する、前記主プロセッサ内にソフトウエアで構成されたハングアップ検出部と、このハングアップ検出部が前記副プロセッサのハングアップを検出したときは特定アドレスを発生する、前記主プロセッサ内にソフトウエアで構成された特定アドレス発生部と、前記特定アドレスでアクセスされると第2のリセット信号を発生するハードウエア構成のソフトリセット信号発生部と、前記複数の副プロセッサのそれぞれに対応する個別のリセット信号出力端子を有し、前記第2のリセット信号については、前記ハングアップデータに対応した副プロセッサだけに選択的に出力し、また前記第1のリセット信号については、前記ハングアップデータとは無関係に前記複数の副プロセッサの全てに対し出力するハードウエア構成のリセット信号出力部とを備えてなることを特徴とするマルチプロセッサシステムのリセット回路。
IPC (3件)：
G06F 15/16 470
, G06F 15/16 420
, G06F 1/24
