特許
J-GLOBAL ID：200903013783628724
可変論理集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-308733
公開番号（公開出願番号）：特開平9-148440
出願日： 1995年11月28日
公開日（公表日）： 1997年06月06日
要約：
【要約】【課題】 従来のFPGAは、論理ブロックの占有面積に比較してクロスポイントスイッチおよびスイッチマトリックスの占有面積が大きいため、チップサイズが同一論理規模のゲートアレイに比べて増大し、歩留まりが悪かった。また、論理ブロック間を接続する際に、配線上のスイッチの数が多いため、ブロック間で伝達される信号の遅延時間が長くなり、動作速度の向上が困難であるという問題点があった。【解決手段】 可変論理ブロックとスイッチマトリックスとをチェッカーフラッグ状に配置するとともに、多層配線技術を適用して可変論理ブロック上方にブロック間接続用配線領域を設けるようにした。
請求項（抜粋）：
論理機能を変更可能に構成された複数の可変論理ブロックと配線接続を変更可能に構成された複数の可変配線回路とを、半導体チップ上にて縦方向および横方向にそれぞれ互い違いに配置するとともに、上記可変論理ブロック上方には該可変論理ブロックには接続されず他の用途に用いられる配線を形成するようにしたことを特徴とする可変論理集積回路。
引用特許：
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