特許

J-GLOBAL ID：200903013797130621

半導体装置の製造方法

発明者： 松澤 豊 ,  高森 益教
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 福井 豊明
公報種別：公開公報
出願番号（国際出願番号）：特願2007-076683
公開番号（公開出願番号）：特開2008-235778
出願日： 2007年03月23日
公開日（公表日）： 2008年10月02日
要約：

【課題】コンタクトホール底部における銅配線の電気伝導度低下に起因するEM耐性の劣化を防止し、高信頼性を確保できる配線を備えた半導体装置の製造方法を提供する。【解決手段】下層配線11上に形成された層間絶縁膜13に、コンタクトホール20が形成される。コンタクトホールが形成されると、コンタクトホール底部に露出した下層配線の酸化層25を除去する洗浄が行われる。洗浄完了後、所定時間内に、導電性バリア膜14が形成される。導電性バリア膜上には、コンタクトホールを充填するシード膜15及び銅めっき膜17が形成される。上記所定時間は、例えば、洗浄完了から導電性バリア膜形成開始までの時間と、コンタクトホールに充填された導電膜を含む配線のEM耐性との関係に基づいて設定する。【選択図】図8

請求項（抜粋）：

多層配線構造を有する半導体装置の製造方法において、 下層配線上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に貫通孔を形成する工程と、 前記貫通孔を形成した後、貫通孔の内壁、および貫通孔底部に露出した下層配線の表面を洗浄する工程と、 前記洗浄後に、前記貫通孔に第1の導電膜を形成する工程と、 前記第1の導電膜上に、前記貫通孔を充填する第2の導電膜を形成する工程とを有し、 前記洗浄工程が完了してから前記第1の導電膜を形成する工程の処理開始までの時間を所定時間以下に制限したことを特徴とする半導体装置の製造方法。

IPC (1件)：

H01L 21/768

FI (1件)：

H01L21/90 A

Fターム (30件)：

5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ01 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ92 ,  5F033QQ94 ,  5F033QQ98 ,  5F033RR06 ,  5F033RR11 ,  5F033RR12 ,  5F033RR29 ,  5F033WW00 ,  5F033XX05 ,  5F033XX09

引用特許：

出願人引用 (1件)

• 多層配線構造の製造方法
  公報種別：公開公報   出願番号：特願平10-261048   出願人：ソニー株式会社