特許
J-GLOBAL ID：200903013859492304
薄膜トランジスタマトリクスの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-125577
公開番号（公開出願番号）：特開平6-337436
出願日： 1993年05月27日
公開日（公表日）： 1994年12月06日
要約：
【要約】【目的】 薄膜トランジスタマトリクスの製造方法に関し、液晶表示むらがない薄膜トランジスタマトリクスの製造方法を提供する。【構成】ゲート電極2、ソース電極111 、ドレイン電極112 、画素電極、ストレージキャパシタ電極3およびそれらに接続されるバスラインを有する薄膜トランジスタマトリクスの製造方法において、薄膜トランジスタのチャネル保護膜61 を形成する工程で用いるフォトレジスト膜71 をストレージキャパシタ電極3の上にもフォトレジスト膜72 として残すことによって、このストレージキャパシタ電極3の上のゲート絶縁膜4の上に活性層を形成するための半導体膜52を残しておき、この半導体膜52 を、この半導体膜52 の上に形成される保護膜13をエッチングして、ストレージキャパシタを形成するためのコンタクトホール132 をエッチングによって形成する際のエッチングストッパーとする。
請求項（抜粋）：
ゲート電極、ソース電極、ドレイン電極、画素電極、ストレージキャパシタ電極およびそれらに接続されるバスラインを有する薄膜トランジスタマトリクスの製造方法において、薄膜トランジスタのチャネル保護膜を形成する工程で用いるフォトレジスト膜を該ストレージキャパシタ電極の上に残すことによって、該ストレージキャパシタ電極の上のゲート絶縁膜の上に活性層を形成するための半導体膜を残しておき、該半導体膜を、該半導体膜の上に形成される保護膜をエッチングして該ストレージキャパシタの対向電極を形成するためのコンタクトホールをエッチングによって形成する際のエッチングストッパーとすることを特徴とする薄膜トランジスタマトリクスの製造方法。
IPC (2件)：
G02F 1/136 500
, H01L 29/784
