特許

J-GLOBAL ID：200903013870198094

集積マルチチップ・メモリ・モジュールの構造および製造方法

発明者： クロード・ルイ・バルタン ,  ウェイン・ジョン・ハウエル ,  エリック・リー・ヘッドバーグ ,  ハワード・レオ・カルター ,  ゴードン・アーサー・ケリー・ジュニア
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-216907
公開番号（公開出願番号）：特開平7-183453
出願日： 1994年09月12日
公開日（公表日）： 1995年07月21日
要約：

【要約】 (修正有)【目的】 簡単に入手できる既存世代メモリ・チップを使用して、次世代メモリ・チップをエミュレートして、業界標準規格より小さい寸法にする。【構成】 それぞれM個のメモリ・デバイス14を有するN個のメモリ・チップを有するメモリ・サブユニット12を形成する。制御論理チップ22は、N×M個のメモリ・デバイスを有する単一メモリ・チップ・アーキテクチャがモジュールの入出力ピン24に現れるように、N個のメモリ・チップに関する外部通信を調整する。事前形成された電気インターフェース層18を、メモリ・サブユニットの1端で使用して、サブユニットを構成するメモリ・チップに制御論理チップを電気的に相互接続する。制御論理チップは、サブユニットを構成するメモリ・チップの寸法より小さい寸法を有する。その中を通って延びる内側開口を有するリード・フレーム32を、電気インターフェース層に固定する。

請求項（抜粋）：

N個のメモリ・チップを有するメモリ・サブユニットであって、N≧2であり、メモリ・サブユニットの各メモリ・チップが、M個のメモリ・デバイスを有し、M≧2であり、各メモリ・チップが、実質的に平行な2つの平坦な主表面とエッジ面とを有し、各メモリ・チップの少なくとも1つの平坦な主表面が、上記メモリ・サブユニットがスタック構造を有するように、メモリ・サブユニットの隣接するメモリ・チップの平坦な主表面に結合される、メモリ・サブユニットと、N個のメモリ・チップのそれぞれに電気接続された、N×M個のメモリ・デバイスを有する単一メモリ・チップ構造の機能的特性をエミュレートする集積メモリ・アーキテクチャが存在するように、上記メモリ・サブユニットの上記N個のメモリ・チップに関する外部通信を調整するための論理手段とを含む、単一メモリ・チップ・アーキテクチャをエミュレートする集積マルチチップ・メモリ・モジュール。

IPC (3件)：

H01L 25/10 ,  H01L 25/11 ,  H01L 25/18

引用特許：

審査官引用 (2件)

• 特開昭58-056454
  
• 特許第2645681号