特許

J-GLOBAL ID：200903013891988753

CMOSインバータの駆動方法及びシュミットトリガ回路

発明者： 稲富 研一 ,  松本 敬史
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平8-322738
公開番号（公開出願番号）：特開平10-163826
出願日： 1996年12月03日
公開日（公表日）： 1998年06月19日
要約：

【要約】【課題】低消費電力化を図ることができるシュミットトリガ回路を提供する。【解決手段】CMOSインバータ10を構成するP及びNMOSトランジスタMP1,MN1のゲートには信号入力電圧VINが印加される。又、CMOSインバータ10は信号出力電圧VOUT を出力する。NMOSトランジスタMN1のソースと第2のNMOSトランジスタMN2のドレインとの間にあるノードN2には、第3のNMOSトランジスタMN3のドレインが接続されている。第3のNMOSトランジスタMN3のゲートには、インバータ11からの制御電圧VCTが印加される。

請求項（抜粋）：

ソースに高電位の電圧が印加されるPチャネルMOSトランジスタとソースに低電位の電圧が印加されるNチャネルMOSトランジスタとからなるCMOSインバータの駆動方法であって、前記CMOSインバータを構成する少なくともいずれか一方のMOSトランジスタのソースには同じチャネルの第2のMOSトランジスタを接続するとともに、前記第2のMOSトランジスタに対して同じチャネルの第3のMOSトランジスタを並列に接続し、前記いずれか一方のMOSトランジスタのソースに前記第2のMOSトランジスタを介して前記電圧を印加し、前記第2のMOSトランジスタのゲートに前記CMOSインバータの入力端子に入力される信号入力電圧を印加し、前記第3のMOSトランジスタのゲートに前記CMOSインバータの信号出力電圧とは相補信号となる制御電圧を印加するようしたことを特徴とするCMOSインバータの駆動方法。

IPC (4件)：

H03K 5/08 ,  H03K 3/353 ,  H03K 19/0175 ,  H03K 19/0948

FI (4件)：

H03K 5/08 J ,  H03K 3/353 E ,  H03K 19/00 101 F ,  H03K 19/094 B