特許

J-GLOBAL ID：200903013957943446

半導体装置およびその製造方法

発明者： 松 田 昇 ,  高 山 正 司 ,  江 渕 康 男
出願人/特許権者： 株式会社東芝
代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2004-051900
公開番号（公開出願番号）：特開2005-243932
出願日： 2004年02月26日
公開日（公表日）： 2005年09月08日
要約：

【課題】 高速に動作するとともに信頼性の高い、トレンチゲート構造の半導体装置およびその製造方法を得ることを可能にする。【解決手段】 第1導電型の第1半導体層4と、第1半導体層上に形成された第1導電型と異なる第2導電型の第2半導体層6と、第2半導体層上に選択的に形成された第1導電型の第3半導体層8と、第3半導体層および第2半導体層を貫通し第1半導体層に達するトレンチ12と、トレンチ内の側面および底面に沿って形成されたゲート絶縁膜14と、トレンチの側面のゲート絶縁膜に接するように形成され、ゲート絶縁膜に接する面と反対側の面がトレンチの底部のゲート絶縁膜とともに、トレンチの底部から開口部側に延在する空洞24を形成するゲート電極20と、を備えている。【選択図】 図1

請求項（抜粋）：

第1導電型の第1半導体層と、 前記第1半導体層上に形成された第1導電型と異なる第2導電型の第2半導体層と、 前記第2半導体層上に選択的に形成された第1導電型の第3半導体層と、 前記第3半導体層および第2半導体層を貫通し前記第1半導体層に達するトレンチと、

IPC (5件)：

H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49

FI (6件)：

H01L29/78 653A ,  H01L29/78 652K ,  H01L21/28 301D ,  H01L29/78 658F ,  H01L29/78 658B ,  H01L29/58 G

Fターム (13件)：

4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104BB40 ,  4M104CC05 ,  4M104DD84 ,  4M104FF06 ,  4M104FF14 ,  4M104GG09 ,  4M104GG18 ,  4M104HH16

引用特許：

出願人引用 (1件)

• 縦形MOSトランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願2000-166214   出願人：セイコーインスツルメンツ株式会社