特許
J-GLOBAL ID：200903014017243639
マイクロプロセッサ、およびマイクロプロセッサにおいてメモリにアクセスするための方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-304514
公開番号（公開出願番号）：特開平7-200399
出願日： 1994年12月08日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 第1レベルの、セットアソシアティブキャッシュの性能を向上させる。【構成】 このマイクロプロセッサ10は共通の半導体ダイ上のマイクロプロセッサコア15およびセットアソシアティブ第1レベルキャッシュ30を含む。置換キャッシュ60が同じ半導体ダイ上に置かれ、第1レベルキャッシュに結合される。第1レベルキャッシュミスの際に、第1レベルエントリが廃棄され置換キャッシュにストアされる。第1レベルキャッシュミスが起こると、置換キャッシュがチェックされ、そこでヒットが起こると、ヒットエントリが第1レベルキャッシュに送られてストアされる。キャッシュミスがこれらの両方で起これば、所望のエントリを取込むために主メモリアクセスが開始され、そこから取込まれた所望のエントリは第1レベルキャッシュに送られてストアされる。
請求項（抜粋）：
半導体ダイと、前記半導体ダイ上に置かれるマイクロプロセッサコアと、前記半導体ダイ上に置かれて前記マイクロプロセッサコアに結合される第1レベルセットアソシアティブキャッシュとを含み、前記第1レベルキャッシュは、予め定められた数の情報エントリをストアするのに十分大きい、予め定められたバイトサイズを示し、さらに前記半導体ダイ上に置かれて前記第1レベルキャッシュに結合される置換キャッシュを含み、前記置換キャッシュは、第1レベルキャッシュミスの結果として前記第1レベルキャッシュから廃棄された情報エントリをストアし、前記置換キャッシュは、前記第1レベルキャッシュのサイズの少なくとも約半分である、マイクロプロセッサ。
引用特許：
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