特許
J-GLOBAL ID：200903014048296072
半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-193976
公開番号（公開出願番号）：特開平6-045560
出願日： 1992年07月21日
公開日（公表日）： 1994年02月18日
要約：
【要約】【目的】 読み出しビット線電荷引き抜きトランジスタの電荷引き抜き能力を低下させることなく、十分な電荷蓄積容量を確保することがてきるメモリセルを備えた半導体記憶装置を得る。【構成】 読み出しビット線電荷引き抜きトランジスタ(T2)11a,11bのゲートに繋がるドープトシリコン配線1の一部1bを、その表面が薄い酸化膜3aで被覆され、その内部にP+ 拡散層30bが形成された基板コンタクトをとるためのフィールド酸化膜開孔部5の薄い酸化膜3a上に敷設し、これらドープトシリコン配線1の一部1b(上部電極),薄い酸化膜3a(誘電体膜)及びP+ 拡散層30b(下部電極)によって電荷蓄積容量(Cs)(キャパシタ)を得る。
請求項（抜粋）：
その内部に電荷蓄積容量が形成され、該電荷蓄積容量に対して書き込みワード線の電位変化に基づいて電荷の充放電を行う書き込みトランジスタと、該電荷蓄積容量の電荷の有無に応じて導通状態及び非導通状態となる読み出しビット線電荷引き抜きトランジスタと、該読み出しビット線電荷引き抜きトランジスタに接続され、読み出しワード線の電位変化に基づいて上記読み出しビット線の電荷を引き抜く読み出しトランジスタとを有するメモリセルを備えてなる半導体記憶装置において、上記電荷蓄積容量を、上記読み出しビット線電荷引き抜きトランジスタのゲートに繋がるドープトポリシリコン配線がその上部電極となるキャパシタにより構成したことを特徴とする半導体記憶装置。
IPC (2件)：
H01L 27/108
, G11C 11/405
H01L 27/10 325 P
, G11C 11/34 352 B
