特許
J-GLOBAL ID：200903014066853426
タイミング制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-043571
公開番号（公開出願番号）：特開平5-240919
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 実動中に遅延時間を順次変更することができるタイミング制御装置において、遅延時間の変更を高速に実行することができ、然も高速メモリの使用量を低減し、コストダウンを達することができるタイミング制御装置を提供する。【構成】 高速遅延データメモリに直線化補正済の遅延データを記憶させ、この高速遅延データメモリから読出した直線化補正済の遅延データを直接可変遅延回路に与える構成としたタイミング制御装置。
請求項（抜粋）：
A.タイミング発生器から出力されるタイミング信号に所望の遅延時間を与える複数の可変遅延回路と、B.タイミングセットデータが与えられて上記可変遅延回路のそれぞれに与える直線化補正済の遅延データを読出し、この遅延データを上記複数の可変遅延回路のそれぞれに与える複数の高速遅延データメモリと、C.これら複数の高速遅延データメモリに書込む直線化補正済の遅延データの全データを各高速遅延データメモリ別に仕分けして記憶するリニアライズメモリと、D.初期設定時に上記リニアライズメモリに記憶した遅延データの中から試験に必要な遅延データを選択して上記高速メモリ毎に割当た記憶領域を読出す読出手段と、E.上記リニアライズメモリの各記憶領域から、上記高速遅延データメモリに遅延データを転送するとき、転送先の高速遅延データメモリを指定する選択回路と、によって構成したタイミング制御装置。
引用特許：
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