特許
J-GLOBAL ID：200903014086522531
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-081383
公開番号（公開出願番号）：特開平9-275195
出願日： 1996年04月03日
公開日（公表日）： 1997年10月21日
要約：
【要約】【課題】メモリセル部と回路部とを一つの基板に搭載する半導体装置を製造する際に、垂直エッチング可能な酸化シリコンをマスクを用いることができ、メモリセル部のゲートを垂直に形成することができる半導体装置の製造方法を提供する。【解決手段】メモリセル部に電荷蓄積層31を形成した後、回路部のトランジスタのゲート電極とメモリセル部のコントロールゲートの両者を構成する電極用導電膜32を形成し、回路部の電極用導電膜32をパターニングし、回路部のゲート電極41を選択的に形成する。その後、エッチングマスクとして機能する酸化シリコン27を全面に成膜する。そして、回路部のマスク用無機絶縁膜27を保護しながらメモリセル部の酸化シリコン27をパターニングする。次いで、該パターニングしたマスク用無機絶縁膜をマスクとして電極用導電膜32と電荷蓄積層31とをエッチングしてパターニングする。
請求項（抜粋）：
電荷蓄積層及びゲート電極の積層構造を有するメモリセル部のメモリトランジスタと、メモリセル部以外の回路部の回路用トランジスタとを同一基板に形成する半導体装置の製造方法において、基板のメモリセル部に、上記電荷蓄積層を形成する工程と、基板のメモリセル部と回路部とに、ゲート電極を構成する電極用導電膜を形成する工程と、回路部の電極用導電膜を選択的にパターニングして回路用トランジスタのゲート電極を形成する工程と、基板のメモリセル部と回路部とをマスク用無機絶縁膜で被覆する工程と、回路部を覆うマスク用無機絶縁膜を残して、メモリセル部のマスク用無機絶縁膜をメモリトランジスタのゲート電極のパターンに形成する工程と、該パターニングしたマスク用無機絶縁膜をマスクとしてメモリトランジスタのゲート電極及び電荷蓄積層をパターニングする工程とを有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
