特許
J-GLOBAL ID：200903014099588949
プログラマブルコントローラ
発明者：
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出願人/特許権者：
代理人 (1件)：
酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-110063
公開番号（公開出願番号）：特開2002-312005
出願日： 2001年04月09日
公開日（公表日）： 2002年10月25日
要約：
【要約】【課題】 高速な演算処理を実行できる構成と、小型/低価格な構成を同一のハードウェアで実現することができるプログラマブルコントローラを提供すること。【解決手段】 パイプラインレジスタ21dに格納された命令コードをデコード回路22aでデコードするときに、デバイスアドレスをデコードすることによって、RAM11とRAM12のデバイス情報のどちらを使用するか判断し、デバイスアドレスがRAM12の領域を指定していた場合は、RAM11を指定していたときとは異なり、デコード回路22aでパイプライン処理停止数が0であることを示す信号が出力されるため、パイプラインレジスタ部21はパイプライン停止信号を1にしないので、RAM11からの命令コードのリードとパイプライン処理が中断されない。
請求項（抜粋）：
シーケンスプログラムとシーケンス演算に使用するデバイス情報およびマイクロプロセッサがタスク情報を格納する第1の記憶手段および第2の記憶手段と、前記第1の記憶手段から順次シーケンスプログラムを読み出しラッチするパイプラインレジスタとを少なくとも備え、前記シーケンスプログラムのパイプライン処理をおこなうプログラマブルコントローラであって、前記シーケンスプログラムによって前記デバイス情報を前記第1の記憶手段または第2の記憶手段のいずれにリード/ライトするかを選択する選択手段と、前記第1の記憶手段にリード/ライトするシーケンスプログラムが入力された場合は、デバイス情報のリード/ライト時にパイプライン処理を中断するとともに、該デバイス情報のリード/ライトが完了するまで前記シーケンスプログラムのリードを禁止し、前記第2の記憶手段にリード/ライトするシーケンスプログラムが入力された場合には、前記デバイス情報のリード/ライトとシーケンスプログラムのリードを同時に行うよう制御する制御手段と、を備えたことを特徴とするプログラマブルコントローラ。
Fターム (13件)：
5H220BB03
, 5H220CC07
, 5H220CX02
, 5H220CX04
, 5H220EE07
, 5H220EE12
, 5H220FF03
, 5H220FF07
, 5H220JJ16
, 5H220JJ26
, 5H220JJ35
, 5H220JJ55
, 5H220JJ59
